JPS6170829A - 同期用補正回路を有する受信装置 - Google Patents
同期用補正回路を有する受信装置Info
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- JPS6170829A JPS6170829A JP59191482A JP19148284A JPS6170829A JP S6170829 A JPS6170829 A JP S6170829A JP 59191482 A JP59191482 A JP 59191482A JP 19148284 A JP19148284 A JP 19148284A JP S6170829 A JPS6170829 A JP S6170829A
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は送信系から伝送されてくる直列のデジタルデー
タ信号の受信装置に関し、更に詳しくは、このデータ信
号の周波数に同期した補正同期信号を自動的に発信し、
もって直列データ信号を所定時系列の並列データ信号に
変換する新規な回路構成を有する受信装置に関する。
タ信号の受信装置に関し、更に詳しくは、このデータ信
号の周波数に同期した補正同期信号を自動的に発信し、
もって直列データ信号を所定時系列の並列データ信号に
変換する新規な回路構成を有する受信装置に関する。
例えば調光装置にあっては、パルス変調された直列デー
タ信号を所定周期のデータ信号として送信系から受信系
に伝送し、この直列データ信号を所定時系列の並列デー
タ信号に変換したのち、並列データ信号のそれぞれを各
調光器に送信することが行なわれる。
タ信号を所定周期のデータ信号として送信系から受信系
に伝送し、この直列データ信号を所定時系列の並列デー
タ信号に変換したのち、並列データ信号のそれぞれを各
調光器に送信することが行なわれる。
まだ、ときには、受信系で形成されたこの並列データ信
号を一旦、書込み・読出しメモリー（ＲＡＭ）に蓄積し
ておき、この蓄積した信号情報を調光装置の実働時に随
時読出して各調光器の調光を制御することが行なわれる
。
号を一旦、書込み・読出しメモリー（ＲＡＭ）に蓄積し
ておき、この蓄積した信号情報を調光装置の実働時に随
時読出して各調光器の調光を制御することが行なわれる
。
いずれの場合にあっても重要なことは、直列デジタル信
号であるデータ信号の周波数と受信系で形成される同期
信号の周波数とが完全に同期しなければならないことで
ある。両者の周波数間に差異がある場合、すなわち位相
差が存在する場合には、データ信号どして作成した調光
情報が末端の調光器において忠実に再生できなくなるこ
のため一般には、送信系に経時時計機構（タイマー）を
組込んだ同期信号回路を付設して伝送すべきデータ信号
の各パルスピット間隔又は周波数を管理し、その同期信
号を受信系にも付設した同期信号回路に側回線で送信し
て、その信号を同期信号とし、該信号によって伝送され
てきたデータ信号から所定時系列の並列データ信号を得
ている。
号であるデータ信号の周波数と受信系で形成される同期
信号の周波数とが完全に同期しなければならないことで
ある。両者の周波数間に差異がある場合、すなわち位相
差が存在する場合には、データ信号どして作成した調光
情報が末端の調光器において忠実に再生できなくなるこ
のため一般には、送信系に経時時計機構（タイマー）を
組込んだ同期信号回路を付設して伝送すべきデータ信号
の各パルスピット間隔又は周波数を管理し、その同期信
号を受信系にも付設した同期信号回路に側回線で送信し
て、その信号を同期信号とし、該信号によって伝送され
てきたデータ信号から所定時系列の並列データ信号を得
ている。
しかしながら、このような伝送系の場合には、伝送され
るデータ信号及び同期信号に対し独立したそれぞれの回
路が必要となるため、用いる部品点数及び相互間を接続
する伝送線の本数が倍になる。
るデータ信号及び同期信号に対し独立したそれぞれの回
路が必要となるため、用いる部品点数及び相互間を接続
する伝送線の本数が倍になる。
このような回路構成はコスト上昇を招くとともに、接続
個所の増加は装置全体の事故発生率の上昇を招きその信
頼性低下を余儀なくする。
個所の増加は装置全体の事故発生率の上昇を招きその信
頼性低下を余儀なくする。
本発明は上記問題点を解消し、各種の機能モジュールで
ある集積回路（Ｉ Ｃ）を組合わせることにより全体の
部品点数及びリード線の長さを激減せしめ、もってコス
ト低置、信頼性が高まった受信装置の提供を目的とする
。
ある集積回路（Ｉ Ｃ）を組合わせることにより全体の
部品点数及びリード線の長さを激減せしめ、もってコス
ト低置、信頼性が高まった受信装置の提供を目的とする
。
本発明の受信装ｆｅｔは、
ａ 送信系のデータ信号を受信して該データ信号を増幅
して発信する増幅素子： ｂ 単安定マルチバイブレータ回路を含み、該増幅素子
の該発信信号を受信して該発信信号のパルスの立上り時
に、後続するカウンター素子に基準クリアパルスを発信
して、該増幅素子の該発信信号と該カウンター素子の発
信する受信同期信号との位相差を解消する位相差補正回
路素子； Ｃ所定の周波数信号を発信する発振回路と接続し、該パ
ルス信号によって該発信回路の信号の周波数を所定比に
分割して該データ信号と同期した受信同期信号を発信す
るカウンタ“−素子； ｄ 該データ信号及び該受信同期信号を受信して該受信
同期信号によって該データ信号を所定の時系列の並列デ
ータ信号に変換する直並列変換素子（ＳＩＯ）： ｅ 該直並列変換素子に指令信号を発信し、該変換素子
の動作を制御する中央処理装置（ＣＰＵ） ： ｆ 該中央処理装置と接続し、該中央処理装置の動作情
報を記憶する読出し専用メモリー（ＲＯＭ）： ｇ 該中央処理装置、該続出し専用メモリー及び該直並
列変換素子と接続し、該並列データ信号を記憶し、これ
ら記憶情報を該中央処理装置に供給する読出し・書込み
メモＩＪ−（ＲＡＭ） ： とから成ることを構成上の特徴とする。
して発信する増幅素子： ｂ 単安定マルチバイブレータ回路を含み、該増幅素子
の該発信信号を受信して該発信信号のパルスの立上り時
に、後続するカウンター素子に基準クリアパルスを発信
して、該増幅素子の該発信信号と該カウンター素子の発
信する受信同期信号との位相差を解消する位相差補正回
路素子； Ｃ所定の周波数信号を発信する発振回路と接続し、該パ
ルス信号によって該発信回路の信号の周波数を所定比に
分割して該データ信号と同期した受信同期信号を発信す
るカウンタ“−素子； ｄ 該データ信号及び該受信同期信号を受信して該受信
同期信号によって該データ信号を所定の時系列の並列デ
ータ信号に変換する直並列変換素子（ＳＩＯ）： ｅ 該直並列変換素子に指令信号を発信し、該変換素子
の動作を制御する中央処理装置（ＣＰＵ） ： ｆ 該中央処理装置と接続し、該中央処理装置の動作情
報を記憶する読出し専用メモリー（ＲＯＭ）： ｇ 該中央処理装置、該続出し専用メモリー及び該直並
列変換素子と接続し、該並列データ信号を記憶し、これ
ら記憶情報を該中央処理装置に供給する読出し・書込み
メモＩＪ−（ＲＡＭ） ： とから成ることを構成上の特徴とする。
以下に、本発明装置を例示したブロック図（第１図）に
基づいて説明する。第１図で、まずｌは増幅素子であっ
て矢線ＰＩから送信されてきた直列デジタル信号として
のデータ信号を受信して、その周波数を変調することな
く増幅し、その信号を後述の補正回路素子及び直並列変
換素子に発信する。
基づいて説明する。第１図で、まずｌは増幅素子であっ
て矢線ＰＩから送信されてきた直列デジタル信号として
のデータ信号を受信して、その周波数を変調することな
く増幅し、その信号を後述の補正回路素子及び直並列変
換素子に発信する。
２は補正回路素子であって、素子１で増幅されたデータ
信号を受信する。：（ル子２には、単安定マルチパイプ
レーク回路が組込まれていて上記データ信号の立ちあが
りのときに同期補正用ワンショノトパルスを発生する。
信号を受信する。：（ル子２には、単安定マルチパイプ
レーク回路が組込まれていて上記データ信号の立ちあが
りのときに同期補正用ワンショノトパルスを発生する。
例え；・ス、送信系から伝送されてきたデータ信号が第
２図（ａ） Ｋ 例示した８ビツトのパルスクロック信
号で−ちり、また、それをカウントすべき受信系の同期
信号が第２図中）に例示したパルス波形である場合を考
える。すなわち、同期信号（ｂ）とデータ信号（ａ）の
位相がず汎ている場合、補正回路素子２の単安冗マルチ
バイブレータは、パ／ｌ／ ス（ａ） （Ｄ Ｆａ １
からト！α２への立ちあがり時の入力によって、同期補
正パルスを発しその信号をカウンター素子３ａのクリア
ポイントに入力する事により、同期信号（ｂ）の図上の
第２番目のパルスを第２図（ｅ）のようなパルスに補正
して全体の位相をパルス（ａ）に完全に同月１させる、 カウンター素子３ａは、発掘器３ｂと接続し、ここから
所定周波数の信号を受信し、この信号を上記した同期補
正パルス信号によって位相を補正し所定比に分割する。
２図（ａ） Ｋ 例示した８ビツトのパルスクロック信
号で−ちり、また、それをカウントすべき受信系の同期
信号が第２図中）に例示したパルス波形である場合を考
える。すなわち、同期信号（ｂ）とデータ信号（ａ）の
位相がず汎ている場合、補正回路素子２の単安冗マルチ
バイブレータは、パ／ｌ／ ス（ａ） （Ｄ Ｆａ １
からト！α２への立ちあがり時の入力によって、同期補
正パルスを発しその信号をカウンター素子３ａのクリア
ポイントに入力する事により、同期信号（ｂ）の図上の
第２番目のパルスを第２図（ｅ）のようなパルスに補正
して全体の位相をパルス（ａ）に完全に同月１させる、 カウンター素子３ａは、発掘器３ｂと接続し、ここから
所定周波数の信号を受信し、この信号を上記した同期補
正パルス信号によって位相を補正し所定比に分割する。
このときの分割比は、直列データ信号の時系列間隔によ
って決められる。
って決められる。
このようにして、カウンター素子３ａからは、データ信
号と同期し後述の直並列変換素子からの並列データ信号
の時系列間隔を規定する基準同期信号が発信される。
号と同期し後述の直並列変換素子からの並列データ信号
の時系列間隔を規定する基準同期信号が発信される。
４は直並列変換素子であって、増幅素子１から入力する
データ信号の１単位分を前述のカウンター素子３ａで形
成された基準同期信号によって所定間隔の時系列に配列
した並列データ信号を発信する。
データ信号の１単位分を前述のカウンター素子３ａで形
成された基準同期信号によって所定間隔の時系列に配列
した並列データ信号を発信する。
素子４の動作はＣＰＵ ５によって制御される。また、
ＣＰＵ５は自らの動作情報が記憶されているＲＯＭ ６
によって動作する。また、素子４で得られた並列データ
信号は一旦ＲＡＭに記憶され、その記憶情報をＣＰＵ
５が読出しそれに基づいて直並列変換素子４へ再度の動
作指令信号が発信される。
ＣＰＵ５は自らの動作情報が記憶されているＲＯＭ ６
によって動作する。また、素子４で得られた並列データ
信号は一旦ＲＡＭに記憶され、その記憶情報をＣＰＵ
５が読出しそれに基づいて直並列変換素子４へ再度の動
作指令信号が発信される。
本発明装置は以上のように構成されるので、送信系から
のデータ信号とそれをカウントすべき同期信号との位相
差のずれが自動的に解消されるので、得らｈる並列デー
タ信号をそのまま各調光器に送信することによりデータ
信号に忠実な調光が口丁能になる。
のデータ信号とそれをカウントすべき同期信号との位相
差のずれが自動的に解消されるので、得らｈる並列デー
タ信号をそのまま各調光器に送信することによりデータ
信号に忠実な調光が口丁能になる。
増幅索子１としてテキサスインストルメント社製の５Ｎ
７５１０７Ｂ 、位相差補正回路素子２としてテキサス
インストルメント社製の５Ｎ７４ＬＳ１２３ 、カウン
ター素子３ａとしてテキサスインストルメント社製の５
Ｎ７４ＬＳ１６１ 、直並列変換素子４としてサイログ
社調のＺ −８Ｏ８ＩＯ、中央処理装置５としてサイロ
グ社製ノＺ −８０ＣＰＵ 、読出し専用メモリー（Ｒ
ＯＭ）６としてインテル社製の２７１６ 、読出し・書
込みメモリー（ＲＡＭ）７として三菱電機膜のＭ５８７
２５Ｐを用い、かつ、ＲＯＭにはチェック用としてデー
タ信号にエラーが生じたときブザーが鳴り、そのエラー
の累積回数をＬＥＤで表示するプログラムを書込んだ。
７５１０７Ｂ 、位相差補正回路素子２としてテキサス
インストルメント社製の５Ｎ７４ＬＳ１２３ 、カウン
ター素子３ａとしてテキサスインストルメント社製の５
Ｎ７４ＬＳ１６１ 、直並列変換素子４としてサイログ
社調のＺ −８Ｏ８ＩＯ、中央処理装置５としてサイロ
グ社製ノＺ −８０ＣＰＵ 、読出し専用メモリー（Ｒ
ＯＭ）６としてインテル社製の２７１６ 、読出し・書
込みメモリー（ＲＡＭ）７として三菱電機膜のＭ５８７
２５Ｐを用い、かつ、ＲＯＭにはチェック用としてデー
タ信号にエラーが生じたときブザーが鳴り、そのエラー
の累積回数をＬＥＤで表示するプログラムを書込んだ。
この装置において、８ビツトのデータ９６個とエラーチ
ェツク用データ８ピツト２個から成るデータ信号を反復
して送信し、送信側同期信号周波数１５ａ５７４ ｋＨ
ｚの場合の受信側同期信号周波数を岩崎通信機社製のＮ
Ｃ−６１５２でカウント実測した。エラー回数とともＫ
その結果を表に示した。なお、比較のために、位相差補
正回路素子２を組込まない場合の結果も併記した。
ェツク用データ８ピツト２個から成るデータ信号を反復
して送信し、送信側同期信号周波数１５ａ５７４ ｋＨ
ｚの場合の受信側同期信号周波数を岩崎通信機社製のＮ
Ｃ−６１５２でカウント実測した。エラー回数とともＫ
その結果を表に示した。なお、比較のために、位相差補
正回路素子２を組込まない場合の結果も併記した。
以上の説明で明らかなように１本発明の装置は受信系の
中にデータ信号への同期回路を組込んでいるので、送信
系からのデータ信号をカウントした同期信号の回線は不
要であり、装置全体の部品点数、とりわけ回線の数は半
減される。
中にデータ信号への同期回路を組込んでいるので、送信
系からのデータ信号をカウントした同期信号の回線は不
要であり、装置全体の部品点数、とりわけ回線の数は半
減される。
また、各素子は機能モジュールとして既に市販されてい
るＩＣ回路でよく、それらを組合せて構成されるので装
置全体の信頼性も高まり、コスト低減にも資すること大
である。
るＩＣ回路でよく、それらを組合せて構成されるので装
置全体の信頼性も高まり、コスト低減にも資すること大
である。
第１図は本発明装置を説明するだめのブロック図の１例
であシ、第２図はカウンター素子の機能を説明するだめ
のパルス図である。 １・・・増幅素子 ２・・・位相差補正回路素子３
ａ・・・カウンター素子 ３ｂ・・・発信回路４・・
・直並列変換素子 ５・・・中央処理装置６・・・読出
し専用メモリー
であシ、第２図はカウンター素子の機能を説明するだめ
のパルス図である。 １・・・増幅素子 ２・・・位相差補正回路素子３
ａ・・・カウンター素子 ３ｂ・・・発信回路４・・
・直並列変換素子 ５・・・中央処理装置６・・・読出
し専用メモリー
Claims (1)
- 【特許請求の範囲】 ａ 送信系のデータ信号を受信して該データ信号を増幅
して発信する増幅素子； ｂ 単安定マルチバイブレータ回路を含み、該増幅素子
の該発信信号を受信して該発信信号のパルスの立上り時
に、後続する カウンター素子に基準クリアパルスを発信 して、該増幅素子の該発信信号と該カウンター素子の発
信する受信同期信号との位相差を解消する位相差補正回
路素子； ｃ 所定の周波数信号を発信する発振回路と接続し、該
パルス信号によつて該発信回路の信号の周波数を所定比
に分割して該データ信号と同期した受信同期信号を発信
するカウンター素子； ｄ 該データ信号及び該受信同期信号を受信して該受信
同期信号によつて該データ信号を所定の時系列の並列デ
ータ信号に変換する直並列変換素子； ｅ 該直並列変換素子に指令信号を発信し、該変換素子
の動作を制御する中央処理装置； ｆ 該中央処理装置と接続し、該中央処理装置の動作情
報を記憶する読出し専用メモリー；ｇ 該中央処理装置
、該読出し専用メモリー及び該直並列変換素子と接続し
、該並列データ信号を記憶し、これら記憶情報を該中央
処理装置に供給する読出し・書込みメモリー； とから成る受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191482A JPS6170829A (ja) | 1984-09-14 | 1984-09-14 | 同期用補正回路を有する受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191482A JPS6170829A (ja) | 1984-09-14 | 1984-09-14 | 同期用補正回路を有する受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170829A true JPS6170829A (ja) | 1986-04-11 |
Family
ID=16275378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191482A Pending JPS6170829A (ja) | 1984-09-14 | 1984-09-14 | 同期用補正回路を有する受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170829A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5733850A (en) * | 1980-08-07 | 1982-02-24 | Matsushita Electric Ind Co Ltd | Non-return-to-zero code receiving device |
-
1984
- 1984-09-14 JP JP59191482A patent/JPS6170829A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5733850A (en) * | 1980-08-07 | 1982-02-24 | Matsushita Electric Ind Co Ltd | Non-return-to-zero code receiving device |
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