JPS6174496A - 回線編集方式 - Google Patents
回線編集方式Info
- Publication number
- JPS6174496A JPS6174496A JP19729184A JP19729184A JPS6174496A JP S6174496 A JPS6174496 A JP S6174496A JP 19729184 A JP19729184 A JP 19729184A JP 19729184 A JP19729184 A JP 19729184A JP S6174496 A JPS6174496 A JP S6174496A
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- Japan
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- data
- input
- line
- signals
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数の入回線と出回線とを有するデータ回線
において、多種類の異なった速度のデータが多重化され
ている信号に対してデータごとに編集を行う回線編集方
式に関するものである。
において、多種類の異なった速度のデータが多重化され
ている信号に対してデータごとに編集を行う回線編集方
式に関するものである。
従来技術と問題点
複数の入回線と出回線とを有するデータ回線において、
多種類の異なった速度のデータが多重化されてなる信号
に対して、データの順序の入替えを行ってデータごとに
編集を行うことが必要になる場合がある。このようなデ
ータごとの編集を行う場合の編集方式としては、従来は
スイッチ回路またはコード回路による固定ないしは半固
定接続の回路が、一般に用いられていた。
多種類の異なった速度のデータが多重化されてなる信号
に対して、データの順序の入替えを行ってデータごとに
編集を行うことが必要になる場合がある。このようなデ
ータごとの編集を行う場合の編集方式としては、従来は
スイッチ回路またはコード回路による固定ないしは半固
定接続の回路が、一般に用いられていた。
第１図は従来の回線編集方式を示したものである。同図
において、ａ１〜ａｎ、 ｂｌ〜ｂｎは入回線、１−１
、〜１−λはスイッチ回路またはコード回路、０１〜ｃ
ｍ、 ｄｌ−ｄｍは出回線である。
において、ａ１〜ａｎ、 ｂｌ〜ｂｎは入回線、１−１
、〜１−λはスイッチ回路またはコード回路、０１〜ｃ
ｍ、 ｄｌ−ｄｍは出回線である。
第１図において、入回線ａ１〜ａｎ、 ｂｌ〜ｂｎはデ
ータ１チヤネルにつき１回線であり、出回線ｃｌ＝ｃｉ
〜（ｍ、 ｄｉ〜ｄｉ＝ｄｍの各回線ごとにデータ速度
は固定化されている。例えば出回線Ｃ１〜ｃｉ”ｃｍを
３．２ｋｂ／ｓのデータ速度とすると、出回線Ｃ１〜ｃ
ｉ”ｃｍ内での編集はすべて３．２ ｋｂ／ ｓのデー
タ速度に固定されてしまう。且つこの場合の編集は空間
的に編集を行う方式であって、スイッチ回路またはコー
ド回路１−１〜１−ａ、によって組合せを変えて編集を
行うことになる。
ータ１チヤネルにつき１回線であり、出回線ｃｌ＝ｃｉ
〜（ｍ、 ｄｉ〜ｄｉ＝ｄｍの各回線ごとにデータ速度
は固定化されている。例えば出回線Ｃ１〜ｃｉ”ｃｍを
３．２ｋｂ／ｓのデータ速度とすると、出回線Ｃ１〜ｃ
ｉ”ｃｍ内での編集はすべて３．２ ｋｂ／ ｓのデー
タ速度に固定されてしまう。且つこの場合の編集は空間
的に編集を行う方式であって、スイッチ回路またはコー
ド回路１−１〜１−ａ、によって組合せを変えて編集を
行うことになる。
またこの場合例えば入回線ａ１〜ａｎ、出回線Ｃ１〜ｃ
ｉ＝ｃｍを３．２ｋｂ ／ ｓデータ、入回線ｂ１〜ｂ
ｎ、出回線ｄ １〜ｄ ｉ” ｄｍを１２．８ｋｂ／
ｓデータとした場合、入回線ａ１〜ａｎと出回線ｄ１〜
ｄｉ＝ｄｍ間、あるいは入回線ｂ１〜ｂｎと出回線ｃ１
〜ｃｉ＝ｃｍ間の渡りが不可能なため、出回線を多数必
要とすることになる。
ｉ＝ｃｍを３．２ｋｂ ／ ｓデータ、入回線ｂ１〜ｂ
ｎ、出回線ｄ １〜ｄ ｉ” ｄｍを１２．８ｋｂ／
ｓデータとした場合、入回線ａ１〜ａｎと出回線ｄ１〜
ｄｉ＝ｄｍ間、あるいは入回線ｂ１〜ｂｎと出回線ｃ１
〜ｃｉ＝ｃｍ間の渡りが不可能なため、出回線を多数必
要とすることになる。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであってその目的は、複数の入回線と出回線とを
有する≠中←す→データ回線において、多種類の異なる
速度のデータが多重化されている信号に対してデータご
とに編集を行うに際して、複数チャネルの入力信号にお
ける各チャネルのデータ速度を自由に設定することがで
き、かつ各回線間の渡りも自由に行うことができて、必
要最小限の回線で各方路へ信号を送出することが可能な
方式を提供することにある。
るものであってその目的は、複数の入回線と出回線とを
有する≠中←す→データ回線において、多種類の異なる
速度のデータが多重化されている信号に対してデータご
とに編集を行うに際して、複数チャネルの入力信号にお
ける各チャネルのデータ速度を自由に設定することがで
き、かつ各回線間の渡りも自由に行うことができて、必
要最小限の回線で各方路へ信号を送出することが可能な
方式を提供することにある。
発明の実施例
第２図は本発明の回線編集方式の一実施例の構成を示し
ている。同図において、Ｔｌ（１１、Ｔｌ（２） 、−
・・。
ている。同図において、Ｔｌ（１１、Ｔｌ（２） 、−
・・。
Ｔ Ｉ （ｎｌは入力メモリ、ＳＷはスイッチ回路、Ｔ
２（１）、 Ｔ２（２１、、・・・、 Ｔ２（ｎ）は出
力メモリ、ＡＣＭはコントロールメモリである。
２（１）、 Ｔ２（２１、、・・・、 Ｔ２（ｎ）は出
力メモリ、ＡＣＭはコントロールメモリである。
第２図において、メモリＴＩ（１１、Ｔｌ（２） 、−
、Ｔｌ（ｎｌは入力信号Ａｔ、Ａ２＋−、Ａｎを入力順
に記憶する。メモリＴｌ（１１、Ｔｌ（２１、−、Ｔｌ
（ｎｌから読み出された信号８１、Ｂ２．・−・、Ｂｎ
はスイッチ回路ＳＷに入力され、空間的位置の入替えを
行って信号Ｃ１，Ｃ２，・−・、Ｃｎとして出力され、
メモリＴ２（１） 、 Ｔ２ｆ２１ 、−、 Ｔ２ｆｎ
）に入力順に記憶される。メモリＴ２（１１、Ｔ２（２
１、−、Ｔ２（ｎｌから読み出された信号は、出力信号
Ｅｌ、Ｅ２．−．Ｅｎとして出力される。コントロール
メモリＡＣＭは制御情報に基づいて、この際のメモリＴ
ｌ（１１、Ｔ２（２） 、−。
、Ｔｌ（ｎｌは入力信号Ａｔ、Ａ２＋−、Ａｎを入力順
に記憶する。メモリＴｌ（１１、Ｔｌ（２１、−、Ｔｌ
（ｎｌから読み出された信号８１、Ｂ２．・−・、Ｂｎ
はスイッチ回路ＳＷに入力され、空間的位置の入替えを
行って信号Ｃ１，Ｃ２，・−・、Ｃｎとして出力され、
メモリＴ２（１） 、 Ｔ２ｆ２１ 、−、 Ｔ２ｆｎ
）に入力順に記憶される。メモリＴ２（１１、Ｔ２（２
１、−、Ｔ２（ｎｌから読み出された信号は、出力信号
Ｅｌ、Ｅ２．−．Ｅｎとして出力される。コントロール
メモリＡＣＭは制御情報に基づいて、この際のメモリＴ
ｌ（１１、Ｔ２（２） 、−。
Ｔ２（ｎ）における読み出しアドレス、スイッチＳＨに
おける入出力のアドレス、メモリＴ２（１１、Ｔ２（２
１、〜 。
おける入出力のアドレス、メモリＴ２（１１、Ｔ２（２
１、〜 。
Ｔ２Ｔｎｌにおける読み出しアドレスの制御を行う。こ
のようなデータの書き込み、読み出しは、例えばオクテ
ツト単位に行われる。
のようなデータの書き込み、読み出しは、例えばオクテ
ツト単位に行われる。
第３図は第２図におけるコントロールメモリの一構成例
を示している。同図において、１１は制御情報蓄積部、
１２はチャネル情報蓄積部、１３はカウンタ（ＣＴＲ）
である。
を示している。同図において、１１は制御情報蓄積部、
１２はチャネル情報蓄積部、１３はカウンタ（ＣＴＲ）
である。
制御情報蓄積部１１は読み出し専用メモリからなり、制
御情報入力によって制御情報蓄積部１１におけるアドレ
ス 指示されると、これによってメモ’Ｊ Ｔｌ１）
、 Ｔｌｆ２） 、−、Ｔｌ（ｎ）に対する読み出しア
ドレスすなわちＡＣＭ（１）アドレスと、スイッチ回路
ＳＷにおける入出力のアドレスすなわちＳＷアドレスと
、メモリＴ２（Ｌ） 、 Ｔ２（２１、−、Ｔ２（ｎｌ
に対する読み出しアドレスすなわちＡ ＣＭ（２１アド
レスとが出力され、これらの情報はチャネル情報蓄積部
１２にチャネルごとに蓄積される。カウンタ１３はチャ
ネルの繰り返し周期ごとに順次カウントアツプして、チ
ャネル情報蓄積部１２におけるそれぞれのチャネルのア
ドレスを指示し、これによってメモリＴｌ（１） 、
Ｔ１１２１ 。
御情報入力によって制御情報蓄積部１１におけるアドレ
ス 指示されると、これによってメモ’Ｊ Ｔｌ１）
、 Ｔｌｆ２） 、−、Ｔｌ（ｎ）に対する読み出しア
ドレスすなわちＡＣＭ（１）アドレスと、スイッチ回路
ＳＷにおける入出力のアドレスすなわちＳＷアドレスと
、メモリＴ２（Ｌ） 、 Ｔ２（２１、−、Ｔ２（ｎｌ
に対する読み出しアドレスすなわちＡ ＣＭ（２１アド
レスとが出力され、これらの情報はチャネル情報蓄積部
１２にチャネルごとに蓄積される。カウンタ１３はチャ
ネルの繰り返し周期ごとに順次カウントアツプして、チ
ャネル情報蓄積部１２におけるそれぞれのチャネルのア
ドレスを指示し、これによってメモリＴｌ（１） 、
Ｔ１１２１ 。
−、Ｔｌ（ｎｌ、スイッチＳ−、メモリＴ２（１１、Ｔ
２（２１、−。
２（２１、−。
Ｔ２（ｎｌに対するアドレス指定が行われる。
第４図は本発明の回線編集方式におけるデータの編集の
一例を示すタイムチャートである。同図においてはチャ
ネルの繰り返しが２０分割の場合について例示している
。いまＡ１＋ Ａ２１−１ Ａｎを入力信号列として、
第４図に示すごときデータＤ１〜Ｄ２４が入力され、こ
のうちデータＤｉ、 ０１２．０１３． Ｄ２３と、デ
ータＤ２．０１４．０２１． Ｄ２２と、データＤ３．
Ｄｌｌ、Ｄ２４とはそれぞれのグループにおけるデータ
速度が同一であるとする。ただし第２のグループの速度
は第１のグループの２倍、第３のグループの速度は第２
のグループの２倍になっている。これらの入力信号をチ
ャネルごとにＡＣＭ（１）アドレス、 ＳＷアドレス。
一例を示すタイムチャートである。同図においてはチャ
ネルの繰り返しが２０分割の場合について例示している
。いまＡ１＋ Ａ２１−１ Ａｎを入力信号列として、
第４図に示すごときデータＤ１〜Ｄ２４が入力され、こ
のうちデータＤｉ、 ０１２．０１３． Ｄ２３と、デ
ータＤ２．０１４．０２１． Ｄ２２と、データＤ３．
Ｄｌｌ、Ｄ２４とはそれぞれのグループにおけるデータ
速度が同一であるとする。ただし第２のグループの速度
は第１のグループの２倍、第３のグループの速度は第２
のグループの２倍になっている。これらの入力信号をチ
ャネルごとにＡＣＭ（１）アドレス、 ＳＷアドレス。
ＡＣＭ（２１アドレスの制御を行って、指定された出力
部へ出力するように編集を行う。
部へ出力するように編集を行う。
第４図において例えばデータＤ１に着目し、入力信号Ａ
Ｉの０チヤネル目に入力されたデータＤＩを、出力信号
Ｅｎの１チヤネル目に出力するように編集する場合を考
える。このためにはまずアドレスＡＣＭ（１１によって
、データＤ１を信号Ａ１に対応する信号Ｂ１の２チヤネ
ル目にタイムスロット入れ替えをおこなう。次にアドレ
スＳＷによって、信号Ｂ１におけるデータＤ１を信号Ｃ
ｎにおける同じチャネルに押入する。次にアドレス Ａ
ＣＭ（２１によって、データＤ１を信号Ｃｎに対応する
出力信号Ｅｎの１チヤネル目にタイムスロット入れ替え
をおこなう。このようにして、入力信号へ１の０チヤネ
ル目に入力されたデータＤ１を出力信号Ｅｎの１チヤネ
ル目に出力するように、データの編集を行うことができ
る。他のデータについても同様にして編集を行うことが
できる。
Ｉの０チヤネル目に入力されたデータＤＩを、出力信号
Ｅｎの１チヤネル目に出力するように編集する場合を考
える。このためにはまずアドレスＡＣＭ（１１によって
、データＤ１を信号Ａ１に対応する信号Ｂ１の２チヤネ
ル目にタイムスロット入れ替えをおこなう。次にアドレ
スＳＷによって、信号Ｂ１におけるデータＤ１を信号Ｃ
ｎにおける同じチャネルに押入する。次にアドレス Ａ
ＣＭ（２１によって、データＤ１を信号Ｃｎに対応する
出力信号Ｅｎの１チヤネル目にタイムスロット入れ替え
をおこなう。このようにして、入力信号へ１の０チヤネ
ル目に入力されたデータＤ１を出力信号Ｅｎの１チヤネ
ル目に出力するように、データの編集を行うことができ
る。他のデータについても同様にして編集を行うことが
できる。
第５図は第４図に例示されたデータの編集をそれぞれの
データごとに示したものである。同図において、Ａ、Ｂ
、Ｃ，Ｅはそれぞれ第４図における信号Ａ１＋Ａ２．−
．Ａｎ 、 Ｂｌ、Ｂ２＋−＋Ｂｎ ５ＣＬＣ２＋’−
＋ＣｎＸＥ１＋ε２．〜．εｎを示し、例えば信号Ａに
おけるデータＤ１はＡ１−０というように、回線名（Ａ
１）とチャネル名（０）とによって示されている。
データごとに示したものである。同図において、Ａ、Ｂ
、Ｃ，Ｅはそれぞれ第４図における信号Ａ１＋Ａ２．−
．Ａｎ 、 Ｂｌ、Ｂ２＋−＋Ｂｎ ５ＣＬＣ２＋’−
＋ＣｎＸＥ１＋ε２．〜．εｎを示し、例えば信号Ａに
おけるデータＤ１はＡ１−０というように、回線名（Ａ
１）とチャネル名（０）とによって示されている。
発明の詳細
な説明したように本発明の回線編集方式によれば、複数
の入回線と出回線とを有し多種類のデータを多重化して
伝送する弁本社≠≠データ回線において、各入回線のデ
ータを入力順に記憶する各入回線ごとに設けられた複数
の入力メモリと、スイッチ回路と、スイッチ回路のそれ
ぞれの出力回線のデータを入力順に記憶する各出力回線
ごとに設けられた出力メモリと、入力メモリおよび出力
メモリにおけるデータ読み出しとスイッチ回路における
入力側および出力側における接続とを制御する制御手段
とを具えたことによって、多種類の異なった速度を有す
るデータが多重化されている信号に対して、データのタ
イムスロットおよび出力線の入れ替えを行って、データ
ごとに編集を行うことができるので甚だ効果的である。
の入回線と出回線とを有し多種類のデータを多重化して
伝送する弁本社≠≠データ回線において、各入回線のデ
ータを入力順に記憶する各入回線ごとに設けられた複数
の入力メモリと、スイッチ回路と、スイッチ回路のそれ
ぞれの出力回線のデータを入力順に記憶する各出力回線
ごとに設けられた出力メモリと、入力メモリおよび出力
メモリにおけるデータ読み出しとスイッチ回路における
入力側および出力側における接続とを制御する制御手段
とを具えたことによって、多種類の異なった速度を有す
るデータが多重化されている信号に対して、データのタ
イムスロットおよび出力線の入れ替えを行って、データ
ごとに編集を行うことができるので甚だ効果的である。
第１図は従来の回線編集方式を示す図、第２図は本発明
の回線編集方式の一実施例の構成を示す図、第３図は本
発明の方式におけるコントロールメモリの一構成例を示
す図、第４図は本発明の方式におけるデータの編集の一
例を示す図、第５図は第４図に例示されたデータの編集
をそれぞれのデータごとに示したものである。 ７１（ＩＪ 、 Ｔｌ（２１、−、ＴＩ（ｎｌ ：入力
、％’％Ｕ、舗：スイッチ回路、Ｔ２（１１、Ｔ２（２
１、−、Ｔ２（ｎｌ ：出力メモリ、ＡＣＭ ：コント
ロールメモリ、１１：制御情報蓄積部、１２：チャネル
情報蓄積部、１３：カウンタ（ＣＴＲ）特許出願人
富士通株式会社 （外１名）代理人 弁理士 玉蟲久
五部 （外１名）第 １ 図 第 ２ 図 制御慣報
の回線編集方式の一実施例の構成を示す図、第３図は本
発明の方式におけるコントロールメモリの一構成例を示
す図、第４図は本発明の方式におけるデータの編集の一
例を示す図、第５図は第４図に例示されたデータの編集
をそれぞれのデータごとに示したものである。 ７１（ＩＪ 、 Ｔｌ（２１、−、ＴＩ（ｎｌ ：入力
、％’％Ｕ、舗：スイッチ回路、Ｔ２（１１、Ｔ２（２
１、−、Ｔ２（ｎｌ ：出力メモリ、ＡＣＭ ：コント
ロールメモリ、１１：制御情報蓄積部、１２：チャネル
情報蓄積部、１３：カウンタ（ＣＴＲ）特許出願人
富士通株式会社 （外１名）代理人 弁理士 玉蟲久
五部 （外１名）第 １ 図 第 ２ 図 制御慣報
Claims (1)
- 複数の入回線と出回線とを有し多種類のデータを多重化
して伝送するデータ回線において、各入回線のデータを
入力順に記憶する各入回線ごとに設けられた複数の入力
メモリと、各入力メモリから読み出されたデータをデー
タごとに指定された出力回線に入れ替えを行つて出力す
るスイッチ回路と、該スイッチ回路のそれぞれの出力回
線のデータを入力順に記憶する各出力回線ごとに設けら
れた出力メモリと、前記入力メモリおよび出力メモリに
おけるデータ読み出しと前記スイッチ回路における入力
側および出力側の接続とを制御する制御手段とを具え、
多種類の異なつた速度のデータが多重化されてなる信号
をデータごとに編集して出力することを特徴とする回線
編集方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19729184A JPS6174496A (ja) | 1984-09-20 | 1984-09-20 | 回線編集方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19729184A JPS6174496A (ja) | 1984-09-20 | 1984-09-20 | 回線編集方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174496A true JPS6174496A (ja) | 1986-04-16 |
Family
ID=16372018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19729184A Pending JPS6174496A (ja) | 1984-09-20 | 1984-09-20 | 回線編集方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190439A (ja) * | 1987-02-02 | 1988-08-08 | Nec Corp | デイジタル多重変換装置 |
-
1984
- 1984-09-20 JP JP19729184A patent/JPS6174496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190439A (ja) * | 1987-02-02 | 1988-08-08 | Nec Corp | デイジタル多重変換装置 |
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