JPS6176968A - 半導体メモリ素子のスクリ−ニング試験装置 - Google Patents
半導体メモリ素子のスクリ−ニング試験装置Info
- Publication number
- JPS6176968A JPS6176968A JP59199771A JP19977184A JPS6176968A JP S6176968 A JPS6176968 A JP S6176968A JP 59199771 A JP59199771 A JP 59199771A JP 19977184 A JP19977184 A JP 19977184A JP S6176968 A JPS6176968 A JP S6176968A
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- JP
- Japan
- Prior art keywords
- pin
- refresh
- semiconductor memory
- memory element
- self
- Prior art date
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスクリーニング試験を簡易な構成にて有効に達
成できる半導体メモリ素子スクリーニング試験装置に関
する。
成できる半導体メモリ素子スクリーニング試験装置に関
する。
半導体メモリの市場は拡大の一途をたどっているが、半
導体メモリには周知のように、初期故障と呼ばれる不良
形態が存在する。これは製造欠陥を含むメモリが使用開
始初期に劣化し不良となるものである、信頼性の高いメ
モリ製品を出荷するためには、出荷前にメモリをある程
度の時間動作させ、劣化すべきものは劣化させ製造欠陥
を含むメモリ、即ち潜在的な欠陥を有する製品を除去す
るというスクリーニング試験（Ｓｃｒｅｅｎｉｎｇ Ｔ
ｅ５ｔ）を実施する必要がある。このスクリーニング試
験のために半導体メモリ素子を動作させる方法としては
、通電するのみのスタチックバーンイン（Ｓｔａｔｉｃ
Ｂｕｒｎ Ｉｎ）と、通電しクロック、アドレスを与
えるダイナミックバーンイン （ＤｙｎａｍｉｃＢｕｒ
ｎ Ｉｎ）とがある。
導体メモリには周知のように、初期故障と呼ばれる不良
形態が存在する。これは製造欠陥を含むメモリが使用開
始初期に劣化し不良となるものである、信頼性の高いメ
モリ製品を出荷するためには、出荷前にメモリをある程
度の時間動作させ、劣化すべきものは劣化させ製造欠陥
を含むメモリ、即ち潜在的な欠陥を有する製品を除去す
るというスクリーニング試験（Ｓｃｒｅｅｎｉｎｇ Ｔ
ｅ５ｔ）を実施する必要がある。このスクリーニング試
験のために半導体メモリ素子を動作させる方法としては
、通電するのみのスタチックバーンイン（Ｓｔａｔｉｃ
Ｂｕｒｎ Ｉｎ）と、通電しクロック、アドレスを与
えるダイナミックバーンイン （ＤｙｎａｍｉｃＢｕｒ
ｎ Ｉｎ）とがある。
第２図は従来のスタチックバーンイン装置の構成を示す
ブロック図で、図において（１）はスクリーニング試験
を受ける半導体メモリ素子であり、（２）は該半導体メ
モリ素子（１）に電気エネルギーを供給する電源、（３
）は該電源（２）から半導体メモリ素子（１）への電気
エネルギーの通路としての電源供給線である。
ブロック図で、図において（１）はスクリーニング試験
を受ける半導体メモリ素子であり、（２）は該半導体メ
モリ素子（１）に電気エネルギーを供給する電源、（３
）は該電源（２）から半導体メモリ素子（１）への電気
エネルギーの通路としての電源供給線である。
また、第３図は従来のダイナミックバ−ンイン装置の構
成を示すブロック図で、同図において上記第２図と同一
符号は同一構成部分を示し、この説明は省略する。（４
）はクロック発生回路、（５）はクロック信号線、（６
）はアドレス発生回路、（７）はアドレス信号線である
。
成を示すブロック図で、同図において上記第２図と同一
符号は同一構成部分を示し、この説明は省略する。（４
）はクロック発生回路、（５）はクロック信号線、（６
）はアドレス発生回路、（７）はアドレス信号線である
。
一般にメモリ素子の場合、外部からクロックもしくはア
ドレスを与えることによって初めて内部回路全体に電圧
が印加されるようになっているものが多い。上記メモリ
素子の効果的なスクリーニング試験を実施するためには
、第３図に示すダイナミンクバーンイン装置を使う必要
がある。
ドレスを与えることによって初めて内部回路全体に電圧
が印加されるようになっているものが多い。上記メモリ
素子の効果的なスクリーニング試験を実施するためには
、第３図に示すダイナミンクバーンイン装置を使う必要
がある。
以上のような理由からスクリーニング試験にはダイナミ
ックバーンイン装置が多用されているが、ダイナミック
バーンイン装置にはクロック発生回路やアドレス発生回
路が必要となるため装置の構成が複雑化し、また装置自
体の価格が高くなるという欠点があった。
ックバーンイン装置が多用されているが、ダイナミック
バーンイン装置にはクロック発生回路やアドレス発生回
路が必要となるため装置の構成が複雑化し、また装置自
体の価格が高くなるという欠点があった。
本発明は上記点に鑑みてなされたもので、セルフリフレ
ッシュ機能を有する半導体メモリ素子に行アドレス取込
みクロックピンとリフレッシュピンとを設け、上記行ア
ドレス取込みクロックピン及びリフレッシュピンに各々
電圧を印加し、行アドレス取込みクロックピンが高レベ
ルとなリリフレ・ンシュピンが低レベルとなったとき上
記半導体メモリ素子のセルフリフレッシュ機能が動作し
、該動作中に外部電圧を印加するのみでスクリーニング
試験を行なう構成とされる。
ッシュ機能を有する半導体メモリ素子に行アドレス取込
みクロックピンとリフレッシュピンとを設け、上記行ア
ドレス取込みクロックピン及びリフレッシュピンに各々
電圧を印加し、行アドレス取込みクロックピンが高レベ
ルとなリリフレ・ンシュピンが低レベルとなったとき上
記半導体メモリ素子のセルフリフレッシュ機能が動作し
、該動作中に外部電圧を印加するのみでスクリーニング
試験を行なう構成とされる。
［作用］
この発明においては、行アドレス取込みクロックピンと
リフレッシュピンとの電位差に基づき外部制御信号によ
る半導体メモリ素子の制御動作とセルフリフレッシュ機
能の動作とを切換え、該セルフリフレッシュ機能の動作
中に外部電圧の印加のみでスクリーニング試験を行なう
ことができることとなり、簡易な構成且つ安価なスタチ
ックバーンイン装置でアドレスを指定することにより逐
次メモリセルのスクリーニング試験ができるダイナミッ
クバーンイン装置と同様に効果的なスクリーニング試験
が可能となる。
リフレッシュピンとの電位差に基づき外部制御信号によ
る半導体メモリ素子の制御動作とセルフリフレッシュ機
能の動作とを切換え、該セルフリフレッシュ機能の動作
中に外部電圧の印加のみでスクリーニング試験を行なう
ことができることとなり、簡易な構成且つ安価なスタチ
ックバーンイン装置でアドレスを指定することにより逐
次メモリセルのスクリーニング試験ができるダイナミッ
クバーンイン装置と同様に効果的なスクリーニング試験
が可能となる。
以下、第１図に基づき本発明の一実施例に係る半導体メ
モリ素子のスクリーニング試験装置を説明する。上記第
１図に本実施例に係る半導体メモリ素子のスクリーニン
グ試験装置の構成ブロックと同一符号は同−又は相当部
分であり、この説明は省略する。上記第１図において、
（ＲＡＳ） （ＲｏｗＡｄｒｅｓｓ ５ｔｒｏｂｅ
）は半導体メモリ素子（１）のメモリセルを逐次指定す
る行アドレス取込みクロックピン、（ＲＥＦ）（Ｒｉｆ
ｒｅｓｈ）はメモリセルを再活性するりフレンシュピン
、（８）は上記行アドレス取込みクロックピン（ＲＡＳ
）に高レベルの電位を印加する信号線、（９）はリフレ
ッシュピン（ＲＥＦ）に低レベルの電位を印加すると共
に一端を接地される信号線である。なお、上記半導体メ
モリ素子（１）は、一般にダイナミックＲＡＭ （Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にて構成され
、現在市販されているダイナミックＲＡＭ １７）中に
は、セルフリフ１／−／シ、 （Ｓｅｉｆ Ｒｅｆｒｅ
ｓｈ）と呼ばれる機能を有するものがあり、電源電圧を
印加した状態で入力ピンに所定の関係で電圧を印加する
とダイナミックＲＡＭに内蔵されたタイマにより自動的
に１２〜１８ｇ５ごとに行アドレスがリフレッシュされ
、２ｍｓですべてのメモリセルがリフレッシュされるも
のがある。
モリ素子のスクリーニング試験装置を説明する。上記第
１図に本実施例に係る半導体メモリ素子のスクリーニン
グ試験装置の構成ブロックと同一符号は同−又は相当部
分であり、この説明は省略する。上記第１図において、
（ＲＡＳ） （ＲｏｗＡｄｒｅｓｓ ５ｔｒｏｂｅ
）は半導体メモリ素子（１）のメモリセルを逐次指定す
る行アドレス取込みクロックピン、（ＲＥＦ）（Ｒｉｆ
ｒｅｓｈ）はメモリセルを再活性するりフレンシュピン
、（８）は上記行アドレス取込みクロックピン（ＲＡＳ
）に高レベルの電位を印加する信号線、（９）はリフレ
ッシュピン（ＲＥＦ）に低レベルの電位を印加すると共
に一端を接地される信号線である。なお、上記半導体メ
モリ素子（１）は、一般にダイナミックＲＡＭ （Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にて構成され
、現在市販されているダイナミックＲＡＭ １７）中に
は、セルフリフ１／−／シ、 （Ｓｅｉｆ Ｒｅｆｒｅ
ｓｈ）と呼ばれる機能を有するものがあり、電源電圧を
印加した状態で入力ピンに所定の関係で電圧を印加する
とダイナミックＲＡＭに内蔵されたタイマにより自動的
に１２〜１８ｇ５ごとに行アドレスがリフレッシュされ
、２ｍｓですべてのメモリセルがリフレッシュされるも
のがある。
次に、上記構成に基づく本実施例の動作について説明す
る。まず、半導体メモリ素子（１）がセルフリフレジツ
ユ機能を有するダイナミックＲＡＭである場合において
、行アドレス取込みクロックピン（ＲＡＳ）の電位を高
レベルとし、リフレッシュピン（ＲＥＦ）の電位を低レ
ベルとなることにより上記半導体メモリ素子（１）はセ
ルフリフレッシュ動作を行なう。ここで、行アドレス取
込みクロックピン（ＲＡＳ）の電位を高レベルとする電
圧は、半導体メモリ素子（１）が通常のメモリ素子とし
て動作する場合の電＃ｉ電圧と同じ電圧を印加すること
ができるため信号線（８）を電源供給線（３）と共用す
ることも可能である。さらに、上記半導体メモリ素子（
１）のセルフリフレッシュ動作はその動作エネルギーを
電源（２）より信号線（８）を通して供給されて行なわ
れる。
る。まず、半導体メモリ素子（１）がセルフリフレジツ
ユ機能を有するダイナミックＲＡＭである場合において
、行アドレス取込みクロックピン（ＲＡＳ）の電位を高
レベルとし、リフレッシュピン（ＲＥＦ）の電位を低レ
ベルとなることにより上記半導体メモリ素子（１）はセ
ルフリフレッシュ動作を行なう。ここで、行アドレス取
込みクロックピン（ＲＡＳ）の電位を高レベルとする電
圧は、半導体メモリ素子（１）が通常のメモリ素子とし
て動作する場合の電＃ｉ電圧と同じ電圧を印加すること
ができるため信号線（８）を電源供給線（３）と共用す
ることも可能である。さらに、上記半導体メモリ素子（
１）のセルフリフレッシュ動作はその動作エネルギーを
電源（２）より信号線（８）を通して供給されて行なわ
れる。
したがって、第１図に係る本実施例の構成は通常のスタ
チックバーンイン装置で容易に実現出来る。本実施例の
構成の場合、通常のダイナミックバーンインがＩＪＬ５
〜１０ｇ５程度のサイクルタイムで動作させるのに対し
、１２ｇ５〜１Ｂ４ｓと若干サイクルタイムが長くなる
が、スクリーニング試験の効果としては略同様の効果が
得られる。
チックバーンイン装置で容易に実現出来る。本実施例の
構成の場合、通常のダイナミックバーンインがＩＪＬ５
〜１０ｇ５程度のサイクルタイムで動作させるのに対し
、１２ｇ５〜１Ｂ４ｓと若干サイクルタイムが長くなる
が、スクリーニング試験の効果としては略同様の効果が
得られる。
セルフリフレッシュ機能を有する半導体メモリ素子に行
アドレス取込みクロックビンとリフレッシュピンとを設
け、上記行アドレス取込みクロックピン及びリフレッシ
ュピンに各々電圧を印加し１行アドレス取込みクロック
ビンが高レベルとなりリフレッシュピンが低レベルとな
ったとき上記半導体メモリ素子のセルフリフレッシュ機
能が動作し、該動作中に外部電圧を印加するのみでスク
リーニング試験を行なう構成とを採ったことから、行ア
ドレス取込みクロックビンとリフレッシュピンとの電位
差に基づき外部制御信号による半導体メモリ素子の制御
動作とセルフリフレッシュ機能の動作とを切換え、該セ
ルフリフレッシュ機能の動作中に外部電圧の印加のみで
スクリーニング試験を行なうことができることとなり、
簡易な構成且つ安価なスタチックバーンイン装置でアド
レスを指定することにより逐次メモリセルのスクリーニ
ング試験ができるダイナミックバーンイン装置と同様に
効果的なスクリーニング試験が可能となる効果を奏する
。
アドレス取込みクロックビンとリフレッシュピンとを設
け、上記行アドレス取込みクロックピン及びリフレッシ
ュピンに各々電圧を印加し１行アドレス取込みクロック
ビンが高レベルとなりリフレッシュピンが低レベルとな
ったとき上記半導体メモリ素子のセルフリフレッシュ機
能が動作し、該動作中に外部電圧を印加するのみでスク
リーニング試験を行なう構成とを採ったことから、行ア
ドレス取込みクロックビンとリフレッシュピンとの電位
差に基づき外部制御信号による半導体メモリ素子の制御
動作とセルフリフレッシュ機能の動作とを切換え、該セ
ルフリフレッシュ機能の動作中に外部電圧の印加のみで
スクリーニング試験を行なうことができることとなり、
簡易な構成且つ安価なスタチックバーンイン装置でアド
レスを指定することにより逐次メモリセルのスクリーニ
ング試験ができるダイナミックバーンイン装置と同様に
効果的なスクリーニング試験が可能となる効果を奏する
。
第１図は本発明の一実施例に係る半導体メモリ素子のス
クリーニング試験装置の構成ブロック図、第２図は従来
のスクリーニング試験を行なうスタチックバーンイン装
置の構成ブロック図、第３図は従来のダイナミックバー
ンイン装置の構成ブロフク図を示す。 図において、（１）は半導体メモリ素子、（２）は電源
、 （３）は電源供給線、 （８）、（９）は信号線、 （ＲＡＳ）は行アドレス取込みクロックビン、（ＲＥＦ
）はりフレンシュビンである。
クリーニング試験装置の構成ブロック図、第２図は従来
のスクリーニング試験を行なうスタチックバーンイン装
置の構成ブロック図、第３図は従来のダイナミックバー
ンイン装置の構成ブロフク図を示す。 図において、（１）は半導体メモリ素子、（２）は電源
、 （３）は電源供給線、 （８）、（９）は信号線、 （ＲＡＳ）は行アドレス取込みクロックビン、（ＲＥＦ
）はりフレンシュビンである。
Claims (1)
- セルフリフレッシュ機能を有する半導体メモリ素子に行
アドレス取込みクロックピンとリフレッシュピンとを設
け、上記行アドレス取込みクロックピン及びリフレッシ
ュピンに各々電圧を印加し、行アドレス取込みクロック
ピンが高レベルとなりリフレッシュピンが低レベルとな
ったとき上記半導体メモリ素子のセルフリフレッシュ機
能が動作し、該動作中に外部電圧を印加するのみでスク
リーニング試験を行なう構成としたことを特徴とする半
導体メモリ素子のスクリーニング試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199771A JPS6176968A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子のスクリ−ニング試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199771A JPS6176968A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子のスクリ−ニング試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6176968A true JPS6176968A (ja) | 1986-04-19 |
Family
ID=16413338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199771A Pending JPS6176968A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子のスクリ−ニング試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6176968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417349A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | ダイナミック記憶装置およびそのバーンイン方法 |
-
1984
- 1984-09-25 JP JP59199771A patent/JPS6176968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417349A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | ダイナミック記憶装置およびそのバーンイン方法 |
| US5343430A (en) * | 1990-05-11 | 1994-08-30 | Kabushiki Kaisha Toshiba | Method and circuitry for screening a dynamic memory device for defective circuits |
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