JPH07182855A - 半導体記憶装置及び半導体記憶装置の検査方法 - Google Patents
半導体記憶装置及び半導体記憶装置の検査方法Info
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- JPH07182855A JPH07182855A JP5328341A JP32834193A JPH07182855A JP H07182855 A JPH07182855 A JP H07182855A JP 5328341 A JP5328341 A JP 5328341A JP 32834193 A JP32834193 A JP 32834193A JP H07182855 A JPH07182855 A JP H07182855A
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- reference clock
- gate
- self
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Abstract
(57)【要約】
【目的】 外部よりセルフリフレッシュに関する基準ク
ロック取り出すことができると共に、ＤＲＡＭの評価を
行う上での測定時間の短縮を図ることができるセルフリ
フレッシュ制御機能を搭載した半導体記憶装置を提供す
る。 【構成】 リフレッシュ指令により、セルフリフレッシ
ュ基準クロック回路３を起動し、このセルフリフレッシ
ュ基準クロック回路３からの発生した基準クロックＣＫ
１を、モニター指令の入力により、モニター対象のデー
タバス６へ供給し、活性化回路を介して入出力ポートＩ
／Ｏより出力する。
ロック取り出すことができると共に、ＤＲＡＭの評価を
行う上での測定時間の短縮を図ることができるセルフリ
フレッシュ制御機能を搭載した半導体記憶装置を提供す
る。 【構成】 リフレッシュ指令により、セルフリフレッシ
ュ基準クロック回路３を起動し、このセルフリフレッシ
ュ基準クロック回路３からの発生した基準クロックＣＫ
１を、モニター指令の入力により、モニター対象のデー
タバス６へ供給し、活性化回路を介して入出力ポートＩ
／Ｏより出力する。
Description
【０００１】
【産業上の利用分野】本発明は、リフレッシュ制御機能
が必要であるダイナミック形揮発性メモリを有する半導
体記憶装置（以降、ＤＲＡＭと称す）に関し、特にＣＢ
Ｒセルフリフレッシュ制御機能を搭載したＤＲＡＭ、及
び、ＣＢＲセルフリフレッシュ制御機能を搭載したＤＲ
ＡＭの検査方法に関する。
が必要であるダイナミック形揮発性メモリを有する半導
体記憶装置（以降、ＤＲＡＭと称す）に関し、特にＣＢ
Ｒセルフリフレッシュ制御機能を搭載したＤＲＡＭ、及
び、ＣＢＲセルフリフレッシュ制御機能を搭載したＤＲ
ＡＭの検査方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭは、メモリセル内の容
量に蓄積された電荷の消えてゆくまでの過渡的な記憶で
あり、例え電源電圧は印加されていても、蓄積された電
荷は接合部分や絶縁膜等におけるリーク電流により、次
第に放電してしまう。したがって、ＤＲＡＭは、記憶を
保持し続けるために、適時電荷を注入する動作、即ち、
リフレッシュ動作が必要であるという特徴を持ってい
る。
量に蓄積された電荷の消えてゆくまでの過渡的な記憶で
あり、例え電源電圧は印加されていても、蓄積された電
荷は接合部分や絶縁膜等におけるリーク電流により、次
第に放電してしまう。したがって、ＤＲＡＭは、記憶を
保持し続けるために、適時電荷を注入する動作、即ち、
リフレッシュ動作が必要であるという特徴を持ってい
る。
【０００３】このＤＲＡＭにおいてのリフレッシュ動作
は、一般に、読出し動作後再度書き込みを行う必要があ
るため、メモリの読出し／書き込み動作と同時に行われ
ている。通常メモリの構成上、１個のセンス増幅器で１
個のセルが、再書き込みが可能であるので、センス増幅
器に接続されているメモリセルの個数分を順次リフレッ
シュを繰り返す必要がある。従って、１つのメモリセル
に対し、リフレッシュをデータ保存時間内に１度以上行
う必要がある。
は、一般に、読出し動作後再度書き込みを行う必要があ
るため、メモリの読出し／書き込み動作と同時に行われ
ている。通常メモリの構成上、１個のセンス増幅器で１
個のセルが、再書き込みが可能であるので、センス増幅
器に接続されているメモリセルの個数分を順次リフレッ
シュを繰り返す必要がある。従って、１つのメモリセル
に対し、リフレッシュをデータ保存時間内に１度以上行
う必要がある。
【０００４】代表的なリフレッシュ機能として、ＲＡＳ
オンリーリフレッシュ機能や、ＣＢＲリフレッシュ機
能、ＣＢＲセルフリフレッシュ機能などがある。
オンリーリフレッシュ機能や、ＣＢＲリフレッシュ機
能、ＣＢＲセルフリフレッシュ機能などがある。
【０００５】特に、ＣＢＲセルフリフレッシュ機能は、
セルフリフレッシュモードに入ったら、ある一定時間ご
とに自動的にリフレッシュ動作を行う上、内部のリフレ
ッシュアドレスカウンタも自動的に順次カウントアップ
する。このため、ＲＡＳオンリーリフレッシュ機能やＣ
ＢＲリフレッシュ機能を搭載したＤＲＡＭのように、リ
フレッシュ動作を、ある時間内にある回数行うというこ
とを気にすることなく使え、また消費電流も少ないため
使用者にとっては好適である。
セルフリフレッシュモードに入ったら、ある一定時間ご
とに自動的にリフレッシュ動作を行う上、内部のリフレ
ッシュアドレスカウンタも自動的に順次カウントアップ
する。このため、ＲＡＳオンリーリフレッシュ機能やＣ
ＢＲリフレッシュ機能を搭載したＤＲＡＭのように、リ
フレッシュ動作を、ある時間内にある回数行うというこ
とを気にすることなく使え、また消費電流も少ないため
使用者にとっては好適である。
【０００６】従来のＣＢＲセルフリフレッシュ機能付き
ＤＲＡＭでは、リフレッシュ機能とデータバス、出力バ
ッファは、図３に示すように、リフレッシュモードコン
トロール回路１と、セルフリフレシュにおける基準クロ
ックを発生させるセルフリフレッシュ基準クロック回路
３と、出力バッファ４と、リードアンプ５とから構成さ
れる。
ＤＲＡＭでは、リフレッシュ機能とデータバス、出力バ
ッファは、図３に示すように、リフレッシュモードコン
トロール回路１と、セルフリフレシュにおける基準クロ
ックを発生させるセルフリフレッシュ基準クロック回路
３と、出力バッファ４と、リードアンプ５とから構成さ
れる。
【０００７】通常、ＣＢＲセルフリフレッシュを行う場
合、端子ＲＡＳからの信号を供給する前に、先に端子Ｃ
ＡＳよりＬＯＷレベルの信号を供給すると、上記リフレ
ッシュモードコントロール回路１よりＨＩＧＨレベルの
信号（ＣＢＲ＝”Ｈ”）が出力される。上記セルフリフ
レッシュ基準クロック回路３は、上記リフレッシュモー
ドコントロール回路１からの信号ＣＢＲ＝”Ｈ”により
活性化され、基準クロックＣＫ１を出力する。ＤＲＡＭ
は、この基準クロックＣＫ１を基準にして、ある周期ご
とにリフレッシュ動作を繰り返し行う。
合、端子ＲＡＳからの信号を供給する前に、先に端子Ｃ
ＡＳよりＬＯＷレベルの信号を供給すると、上記リフレ
ッシュモードコントロール回路１よりＨＩＧＨレベルの
信号（ＣＢＲ＝”Ｈ”）が出力される。上記セルフリフ
レッシュ基準クロック回路３は、上記リフレッシュモー
ドコントロール回路１からの信号ＣＢＲ＝”Ｈ”により
活性化され、基準クロックＣＫ１を出力する。ＤＲＡＭ
は、この基準クロックＣＫ１を基準にして、ある周期ご
とにリフレッシュ動作を繰り返し行う。
【０００８】一方、リフレッシュ動作モードに入ると、
リードアンプ５、出力バッファ４は、ＨＩＧＨレベルの
信号（ＤＯＥＢ＝”Ｈ”）となっており非活性化され、
入出力ポートＩ／Ｏは、ハイ・インピーダンス状態とな
り、何も出力されない。
リードアンプ５、出力バッファ４は、ＨＩＧＨレベルの
信号（ＤＯＥＢ＝”Ｈ”）となっており非活性化され、
入出力ポートＩ／Ｏは、ハイ・インピーダンス状態とな
り、何も出力されない。
【０００９】
【発明が解決しようとする課題】このように、上述のＤ
ＲＡＭは、入出力ポートから基準クロックを取り出すこ
とができなかった。このため、セルフリフレッシュ機能
を搭載したＤＲＡＭの検査を行う上において、（１）個
々のチップのデータ保持時間を測定するテストと、
（２）チップに”０”又は”１”を書き込み、データ保
持時間以上の間セルフリフレッシュ機能を動作させるテ
ストと、（３）データの読出しを行い、読出したデータ
を調べるテスト、等のテスト項目が必要となり、測定時
間の増大につながっている。
ＲＡＭは、入出力ポートから基準クロックを取り出すこ
とができなかった。このため、セルフリフレッシュ機能
を搭載したＤＲＡＭの検査を行う上において、（１）個
々のチップのデータ保持時間を測定するテストと、
（２）チップに”０”又は”１”を書き込み、データ保
持時間以上の間セルフリフレッシュ機能を動作させるテ
ストと、（３）データの読出しを行い、読出したデータ
を調べるテスト、等のテスト項目が必要となり、測定時
間の増大につながっている。
【００１０】本発明は、上述の問題点に鑑み成されたも
のであり、外部よりセルフリフレッシュに関する基準ク
ロック取り出すことができると共に、ＤＲＡＭの評価を
行う上での測定時間の短縮を図ることができるセルフリ
フレッシュ制御機能を搭載したＤＲＡＭ、及び、セルフ
リフレッシュ制御機能を搭載したＤＲＡＭの検査方法の
提供を目的とする。
のであり、外部よりセルフリフレッシュに関する基準ク
ロック取り出すことができると共に、ＤＲＡＭの評価を
行う上での測定時間の短縮を図ることができるセルフリ
フレッシュ制御機能を搭載したＤＲＡＭ、及び、セルフ
リフレッシュ制御機能を搭載したＤＲＡＭの検査方法の
提供を目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、揮発性メモリが複数に配列されたメモリセル部
と、リフレッシュ指令に基いて、揮発性メモリに対する
リフレッシュ動作のための、クロックを出力する基準ク
ロック発生回路を有する半導体記憶装置において、モニ
ター指令とリフレッシュ指令に基いて、基準クロック
を、モニター対象のデータバスに供給する基準クロック
供給回路と、モニター指令とリフレッシュ指令に基い
て、モニター対象のデータバスと入出力ポートとを接続
する活性化回路を有することを特徴とする。
装置は、揮発性メモリが複数に配列されたメモリセル部
と、リフレッシュ指令に基いて、揮発性メモリに対する
リフレッシュ動作のための、クロックを出力する基準ク
ロック発生回路を有する半導体記憶装置において、モニ
ター指令とリフレッシュ指令に基いて、基準クロック
を、モニター対象のデータバスに供給する基準クロック
供給回路と、モニター指令とリフレッシュ指令に基い
て、モニター対象のデータバスと入出力ポートとを接続
する活性化回路を有することを特徴とする。
【００１２】また本発明に係る半導体記憶装置は、モニ
ター指令とリフレッシュ指令に基いて、モニター対象の
データバスを、読出し用のデータバスから論理的に切り
離す切り離し回路を有することを特徴とする。
ター指令とリフレッシュ指令に基いて、モニター対象の
データバスを、読出し用のデータバスから論理的に切り
離す切り離し回路を有することを特徴とする。
【００１３】さらに本発明に係る半導体記憶装置の検査
方法は、リフレッシュ指令及びモニター指令の入力に基
いて、基準クロックを入出力ポートを介して出力させ、
入出力ポートから出力される基準クロックをモニタリン
グしながらリフレッシュ動作を行い、半導体記憶装置を
検査することを特徴とする。
方法は、リフレッシュ指令及びモニター指令の入力に基
いて、基準クロックを入出力ポートを介して出力させ、
入出力ポートから出力される基準クロックをモニタリン
グしながらリフレッシュ動作を行い、半導体記憶装置を
検査することを特徴とする。
【００１４】
【作用】本発明に係る半導体記憶装置では、リフレッシ
ュ指令により、セルフリフレッシュ基準クロック回路を
起動し、このセルフリフレッシュ基準クロック回路から
の発生した基準クロックを、モニター指令の入力によ
り、モニター対象のデータバスへ供給し、活性化回路を
介して入出力ポートより出力する。また、モニター指定
とリフレッシュ指令に基いて、切り離し回路により、モ
ニター対象のデータバスを読出し用のデータバスから論
理的に切り離す。
ュ指令により、セルフリフレッシュ基準クロック回路を
起動し、このセルフリフレッシュ基準クロック回路から
の発生した基準クロックを、モニター指令の入力によ
り、モニター対象のデータバスへ供給し、活性化回路を
介して入出力ポートより出力する。また、モニター指定
とリフレッシュ指令に基いて、切り離し回路により、モ
ニター対象のデータバスを読出し用のデータバスから論
理的に切り離す。
【００１５】さらに本発明に係る半導体記憶装置の検査
方法では、リフレッシュ指令及びモニター指令により、
基準クロックが入出力ポートを介して出力する。入出力
ポートから出力される基準クロックをモニタリングしな
がらリフレッシュ動作を行い、半導体記憶装置を検査す
る。
方法では、リフレッシュ指令及びモニター指令により、
基準クロックが入出力ポートを介して出力する。入出力
ポートから出力される基準クロックをモニタリングしな
がらリフレッシュ動作を行い、半導体記憶装置を検査す
る。
【００１６】
【実施例】以下、本発明に係る半導体記憶装置の好適な
実施例を図面を参照しながら説明する。
実施例を図面を参照しながら説明する。
【００１７】図１に示す本発明の実施例に係るＤＲＡＭ
は、リフレッシュモードコントロール回路１、高電圧検
出回路２、基準クロック回路３、出力バッファ４、リー
ドアンプ５、モニター対象のデータバス６、読出し用の
データバス７、モニター対象のデータバス６上のモニタ
ー対象ゲート１６ａとモニター対象ゲート１６ｂ、読出
し用データバス７上の読出し用ゲート１７ａと読出し用
ゲート１７ｂ、上記モニター対象のデータバス６上のモ
ニター対象ゲート１６ａとモニター対象ゲート１６ｂ
と、上記読出し用のデータバス７上の読出し用ゲート１
７ａと読出し用ゲート１７ｂから構成されている切り離
し回路１０、ナンドゲート８ａ〜８ｂ、インバータ９ａ
〜９ｅから構成される。
は、リフレッシュモードコントロール回路１、高電圧検
出回路２、基準クロック回路３、出力バッファ４、リー
ドアンプ５、モニター対象のデータバス６、読出し用の
データバス７、モニター対象のデータバス６上のモニタ
ー対象ゲート１６ａとモニター対象ゲート１６ｂ、読出
し用データバス７上の読出し用ゲート１７ａと読出し用
ゲート１７ｂ、上記モニター対象のデータバス６上のモ
ニター対象ゲート１６ａとモニター対象ゲート１６ｂ
と、上記読出し用のデータバス７上の読出し用ゲート１
７ａと読出し用ゲート１７ｂから構成されている切り離
し回路１０、ナンドゲート８ａ〜８ｂ、インバータ９ａ
〜９ｅから構成される。
【００１８】上記リフレッシュモードコントロール回路
１は、ナンドゲート８ａと基準クロック回路３に各々接
続されている。上記リフレッシュモードコントロール回
路１は、端子ＲＡＳと端子ＣＡＳにより各々ＬＯＷレベ
ルの信号が供給されるとＨＩＧＨレベルの信号を出力す
る回路である。
１は、ナンドゲート８ａと基準クロック回路３に各々接
続されている。上記リフレッシュモードコントロール回
路１は、端子ＲＡＳと端子ＣＡＳにより各々ＬＯＷレベ
ルの信号が供給されるとＨＩＧＨレベルの信号を出力す
る回路である。
【００１９】上記リードアンプ５は、読出し用ゲート１
７ａと読出し用ゲート１７ｂに、読出し用データバス７
によって各々接続されている。また、読出し用ゲート１
７ａと読出し用ゲート１７ｂは、出力バッファ４に、読
出し用データバス７によって各々接続されている。
７ａと読出し用ゲート１７ｂに、読出し用データバス７
によって各々接続されている。また、読出し用ゲート１
７ａと読出し用ゲート１７ｂは、出力バッファ４に、読
出し用データバス７によって各々接続されている。
【００２０】上記基準クロック回路３は、モニター対象
ゲート１６ａとインバータ９ｃを介してモニター対象ゲ
ート１６ｂに、各々モニター対象のデータバス６によっ
て接続されている。上記基準クロック回路３に、ＨＩＧ
Ｈレベルの信号が供給された場合、上記基準クロック回
路３は活性化され基準クロックを発生する回路である。
また、モニター対象ゲート１６ａは、読出し用ゲート１
７ａ上の読出し用のデータバス７に接続されており、モ
ニター対象ゲート１６ｂは、読出し用ゲート１７ｂ上の
読出し用のデータバス７に接続されている。この読出し
用データバス７との接続位置は、上記読出し用のデータ
バス７により読出し用ゲート１７ａと読出し用ゲート１
７ｂとを介して接続されている、上記リードアンプ５と
上記出力バッファ４間において、上記出力バッファ４側
に接続されている。
ゲート１６ａとインバータ９ｃを介してモニター対象ゲ
ート１６ｂに、各々モニター対象のデータバス６によっ
て接続されている。上記基準クロック回路３に、ＨＩＧ
Ｈレベルの信号が供給された場合、上記基準クロック回
路３は活性化され基準クロックを発生する回路である。
また、モニター対象ゲート１６ａは、読出し用ゲート１
７ａ上の読出し用のデータバス７に接続されており、モ
ニター対象ゲート１６ｂは、読出し用ゲート１７ｂ上の
読出し用のデータバス７に接続されている。この読出し
用データバス７との接続位置は、上記読出し用のデータ
バス７により読出し用ゲート１７ａと読出し用ゲート１
７ｂとを介して接続されている、上記リードアンプ５と
上記出力バッファ４間において、上記出力バッファ４側
に接続されている。
【００２１】出力イネーブル信号（ＤＯＥＢ）は、ナン
ドゲート８ｂへ接続されており、ＤＯＥＢにより、出力
バッファ４を制御する。上記ナンドゲート８ｂはインバ
ータ９ｅを介して上記出力バッファ４へと接続されてい
る。
ドゲート８ｂへ接続されており、ＤＯＥＢにより、出力
バッファ４を制御する。上記ナンドゲート８ｂはインバ
ータ９ｅを介して上記出力バッファ４へと接続されてい
る。
【００２２】上記高電圧検出回路２は、ナンドゲート８
ａに接続されており、高電圧が供給された場合、高電圧
がかかったことを検出しＨＩＧＨレベルの信号を出力す
る回路である。上記ナンドゲート８ａは、インバータ９
ａを介して、インバータ９ｂとインバータ９ｄに各々接
続されている。また、インバータ９ｂは読出し用ゲート
１７ｂに接続されており、インバータ９ｄはナンドゲー
ト８ｂに接続されている。
ａに接続されており、高電圧が供給された場合、高電圧
がかかったことを検出しＨＩＧＨレベルの信号を出力す
る回路である。上記ナンドゲート８ａは、インバータ９
ａを介して、インバータ９ｂとインバータ９ｄに各々接
続されている。また、インバータ９ｂは読出し用ゲート
１７ｂに接続されており、インバータ９ｄはナンドゲー
ト８ｂに接続されている。
【００２３】上記切り放し回路１０は、モニター対象ゲ
ート１６ａとモニター対象ゲート１６ｂと、読出し用ゲ
ート１７ａと読出し用ゲート１７ｂとから構成されてい
る。上記モニター対象ゲート１６ａとモニター対象ゲー
ト１６ｂは、インバータ９ａからの出力信号が各々に供
給されるように接続されている。これにより、上記モニ
ター対象ゲート１６ａと上記モニター対象ゲート１６ｂ
は、ＨＩＧＨレベルの信号を供給した場合に、閉じら
れ、ＬＯＷレベルの信号を供給した場合に開かれる。ま
た、上記読出し用ゲート１７ａと上記読出し用ゲート１
７ｂは、インバータ９ａからの出力信号がインバータ９
ｂを介して反転された信号が各々に供給されるように接
続されれている。これにより、上記モニター対象ゲート
１６ａと上記モニター対象ゲート１６ｂは、ＨＩＧＨレ
ベルの信号を供給した場合に、閉じられ、ＬＯＷレベル
の信号を供給した場合に開かれる。即ち、上記モニター
対象ゲート１６ａと上記モニター対象ゲート１６ｂと、
上記読出し用ゲート１７ａと上記読出し用ゲート１７ｂ
は相反的な状態となるように構成としている。
ート１６ａとモニター対象ゲート１６ｂと、読出し用ゲ
ート１７ａと読出し用ゲート１７ｂとから構成されてい
る。上記モニター対象ゲート１６ａとモニター対象ゲー
ト１６ｂは、インバータ９ａからの出力信号が各々に供
給されるように接続されている。これにより、上記モニ
ター対象ゲート１６ａと上記モニター対象ゲート１６ｂ
は、ＨＩＧＨレベルの信号を供給した場合に、閉じら
れ、ＬＯＷレベルの信号を供給した場合に開かれる。ま
た、上記読出し用ゲート１７ａと上記読出し用ゲート１
７ｂは、インバータ９ａからの出力信号がインバータ９
ｂを介して反転された信号が各々に供給されるように接
続されれている。これにより、上記モニター対象ゲート
１６ａと上記モニター対象ゲート１６ｂは、ＨＩＧＨレ
ベルの信号を供給した場合に、閉じられ、ＬＯＷレベル
の信号を供給した場合に開かれる。即ち、上記モニター
対象ゲート１６ａと上記モニター対象ゲート１６ｂと、
上記読出し用ゲート１７ａと上記読出し用ゲート１７ｂ
は相反的な状態となるように構成としている。
【００２４】通常、ＣＢＲセルフリフレッシュ動作を行
う場合、端子ＲＡＳへ信号を供給する前に、先に端子Ｃ
ＡＳよりＬＯＷレベルの信号を供給すると、上記リフレ
ッシュモードコントロール回路１よりＨＩＧＨレベル
（ＣＢＲ＝”Ｈ”）の信号が出力される。上記セルフリ
フレッシュ基準クロック回路３は、上記リフレッシュモ
ードコントロール回路１からの信号ＣＢＲ＝”Ｈ”によ
り活性化され、即ち、ＣＢＲリフレッシュ動作が行わ
れ、基準クロックＣＫ１を出力する。この出力信号ＣＫ
１は、ＣＫ１とインバータ９ｃにより反転された信号と
に分けられる。
う場合、端子ＲＡＳへ信号を供給する前に、先に端子Ｃ
ＡＳよりＬＯＷレベルの信号を供給すると、上記リフレ
ッシュモードコントロール回路１よりＨＩＧＨレベル
（ＣＢＲ＝”Ｈ”）の信号が出力される。上記セルフリ
フレッシュ基準クロック回路３は、上記リフレッシュモ
ードコントロール回路１からの信号ＣＢＲ＝”Ｈ”によ
り活性化され、即ち、ＣＢＲリフレッシュ動作が行わ
れ、基準クロックＣＫ１を出力する。この出力信号ＣＫ
１は、ＣＫ１とインバータ９ｃにより反転された信号と
に分けられる。
【００２５】一方、端子ＷＥへはＬＯＷレベル又はＨＩ
ＧＨレベルの信号が供給されており、高電圧検出回路２
からはＬＯＷレベル（ＴＨＺ＝”Ｌ”）の信号が出力さ
れる。上記各出力信号ＣＢＲ＝”Ｈ”とＴＨＺ＝”Ｌ”
はナンドゲート８ａとインバータ９ａを介して、ＬＯＷ
レベルの信号（ＳＲＴＥＳＴ＝”Ｌ”）が出力される。
上記出力信号ＳＲＴＥＳＴ＝”Ｌ”はインバータ９ｂに
より、ＳＲＴＥＳＴ＝”Ｌ”とその反転信号に分けら
る。ＳＲＴＥＳＴ＝”Ｌ”の反転信号により読出し用ゲ
ート１７ａと読出し用ゲート１７ｂは開かれた状態とな
り、ＳＲＴＥＳＴ＝”Ｌ”によりモニター対象ゲート１
６ａとモニター対象ゲート１６ｂは閉じられた状態とな
る。
ＧＨレベルの信号が供給されており、高電圧検出回路２
からはＬＯＷレベル（ＴＨＺ＝”Ｌ”）の信号が出力さ
れる。上記各出力信号ＣＢＲ＝”Ｈ”とＴＨＺ＝”Ｌ”
はナンドゲート８ａとインバータ９ａを介して、ＬＯＷ
レベルの信号（ＳＲＴＥＳＴ＝”Ｌ”）が出力される。
上記出力信号ＳＲＴＥＳＴ＝”Ｌ”はインバータ９ｂに
より、ＳＲＴＥＳＴ＝”Ｌ”とその反転信号に分けら
る。ＳＲＴＥＳＴ＝”Ｌ”の反転信号により読出し用ゲ
ート１７ａと読出し用ゲート１７ｂは開かれた状態とな
り、ＳＲＴＥＳＴ＝”Ｌ”によりモニター対象ゲート１
６ａとモニター対象ゲート１６ｂは閉じられた状態とな
る。
【００２６】上記信号ＳＲＴＥＳＴ＝”Ｌ”はインバー
タ９ｄ介してＨＩＧＨレベルの信号となり、ナンドゲー
ト８ｂへ供給される。この時出力イネーブル信号ＤＯＥ
Ｂは、セルフリフレッシュモードの間ＨＩＧＨレベルの
信号となっており上記ナンドゲート８ｂへ供給される。
ナンドゲート８ｂからは、ＬＯＷレベルの信号が出力さ
れ、インバータ９ｅを介してＨＩＧＨレベルの信号（Ｓ
ＲＤＯＥＢ＝”Ｈ”）が出力され出力バッファ４へ供給
される。上記出力バッファ４はＳＲＤＯＥＢ＝”Ｈ”に
より活性化されていない状態となる。
タ９ｄ介してＨＩＧＨレベルの信号となり、ナンドゲー
ト８ｂへ供給される。この時出力イネーブル信号ＤＯＥ
Ｂは、セルフリフレッシュモードの間ＨＩＧＨレベルの
信号となっており上記ナンドゲート８ｂへ供給される。
ナンドゲート８ｂからは、ＬＯＷレベルの信号が出力さ
れ、インバータ９ｅを介してＨＩＧＨレベルの信号（Ｓ
ＲＤＯＥＢ＝”Ｈ”）が出力され出力バッファ４へ供給
される。上記出力バッファ４はＳＲＤＯＥＢ＝”Ｈ”に
より活性化されていない状態となる。
【００２７】ここで、モニター対象ゲート１６ａとモニ
ター対象ゲート１６ｂは閉じられた状態となっているの
で、基準クロック回路３から出力された信号ＣＫ１とイ
ンバータ９ｃにより反転されたＣＫ１の反転信号は、モ
ニター対象ゲート１６ａとモニター対象ゲート１６ｂを
介して出力バッファ４へは供給されない。
ター対象ゲート１６ｂは閉じられた状態となっているの
で、基準クロック回路３から出力された信号ＣＫ１とイ
ンバータ９ｃにより反転されたＣＫ１の反転信号は、モ
ニター対象ゲート１６ａとモニター対象ゲート１６ｂを
介して出力バッファ４へは供給されない。
【００２８】従って、読出し用ゲート１７ａと読出し用
ゲート１７ｂは開かれた状態、モニター対象ゲート１６
ａとモニター対象ゲート１６ｂは閉じられた状態となっ
ているため、また、出力バッファ４は活性化されていな
いため、何も出力されない。
ゲート１７ｂは開かれた状態、モニター対象ゲート１６
ａとモニター対象ゲート１６ｂは閉じられた状態となっ
ているため、また、出力バッファ４は活性化されていな
いため、何も出力されない。
【００２９】しかし、本例においては、上記ＣＢＲリフ
レッシュ動作中に端子ＷＥに高電圧（約７Ｖ）を供給す
る。
レッシュ動作中に端子ＷＥに高電圧（約７Ｖ）を供給す
る。
【００３０】尚、端子ＲＡＳ、端子ＣＡＳ、端子ＷＥ、
入出力ポートＩ／Ｏの各端子に供給される信号のタイミ
ングチャートを図２に示す。
入出力ポートＩ／Ｏの各端子に供給される信号のタイミ
ングチャートを図２に示す。
【００３１】まず、端子ＲＡＳへ信号を供給する前に、
先に端子ＣＡＳよりＬＯＷレベルの信号を供給すると、
上記リフレッシュモードコントロール回路１よりＨＩＧ
Ｈレベル（ＣＢＲ＝”Ｈ”）の信号が出力される。上記
セルフリフレッシュ基準クロック回路３は、上記リフレ
ッシュモードコントロール回路１からの信号ＣＢＲ＝”
Ｈ”により活性化され、基準クロックＣＫ１を出力す
る。この出力信号ＣＫ１は、ＣＫ１とインバータ９ｃに
より反転された信号とに分けられる。この上記基準クロ
ックＣＫ１を基準にして、ある周期ごとにリフレッシュ
を繰り返し行う。
先に端子ＣＡＳよりＬＯＷレベルの信号を供給すると、
上記リフレッシュモードコントロール回路１よりＨＩＧ
Ｈレベル（ＣＢＲ＝”Ｈ”）の信号が出力される。上記
セルフリフレッシュ基準クロック回路３は、上記リフレ
ッシュモードコントロール回路１からの信号ＣＢＲ＝”
Ｈ”により活性化され、基準クロックＣＫ１を出力す
る。この出力信号ＣＫ１は、ＣＫ１とインバータ９ｃに
より反転された信号とに分けられる。この上記基準クロ
ックＣＫ１を基準にして、ある周期ごとにリフレッシュ
を繰り返し行う。
【００３２】一方、端子ＷＥへ高電圧（約７Ｖ）を供給
する。高電圧検出回路２は高電圧がかかったことを検出
して、ＨＩＧＨレベルの信号（ＴＨＺ＝”Ｈ”）を出力
する。上記各出力信号ＣＢＲ＝”Ｈ”とＴＨＺ＝”Ｈ”
はナンドゲート８ａとインバータ９ａを介して、ＨＩＧ
Ｈレベルの信号（ＳＲＴＥＳＴ＝”Ｈ”）が出力され
る。上記出力信号ＳＲＴＥＳＴ＝”Ｈ”はインバータ９
ｂにより、ＳＲＴＥＳＴ＝”Ｈ”とその反転信号に分け
らる。ＳＲＴＥＳＴ＝”Ｈ”の反転信号により読出し用
ゲート１７ａと読出し用ゲート１７ｂは閉じられた状態
となり、ＳＲＴＥＳＴ＝”Ｈ”によりモニター対象ゲー
ト１６ａとモニター対象ゲート１６ｂは開かれた状態と
なる。
する。高電圧検出回路２は高電圧がかかったことを検出
して、ＨＩＧＨレベルの信号（ＴＨＺ＝”Ｈ”）を出力
する。上記各出力信号ＣＢＲ＝”Ｈ”とＴＨＺ＝”Ｈ”
はナンドゲート８ａとインバータ９ａを介して、ＨＩＧ
Ｈレベルの信号（ＳＲＴＥＳＴ＝”Ｈ”）が出力され
る。上記出力信号ＳＲＴＥＳＴ＝”Ｈ”はインバータ９
ｂにより、ＳＲＴＥＳＴ＝”Ｈ”とその反転信号に分け
らる。ＳＲＴＥＳＴ＝”Ｈ”の反転信号により読出し用
ゲート１７ａと読出し用ゲート１７ｂは閉じられた状態
となり、ＳＲＴＥＳＴ＝”Ｈ”によりモニター対象ゲー
ト１６ａとモニター対象ゲート１６ｂは開かれた状態と
なる。
【００３３】上記信号ＳＲＴＥＳＴ＝”Ｈ”はインバー
タ９ｄ介してＨＩＧＨレベルの信号となり、ナンドゲー
ト８ｂへ供給される。この時出力イネーブル信号ＤＯＥ
Ｂは、ＨＩＧＨレベルの信号（ＤＯＥＢ＝”Ｈ”）を上
記ナンドゲート８ｂへ供給する。ナンドゲート８ｂから
は、ＨＩＧＨレベルの信号が出力され、インバータ９ｅ
を介してＬＯＷレベルの信号（ＳＲＤＯＥＢ＝”Ｌ”）
が出力され出力バッファ４へ供給される。上記出力バッ
ファ４はＳＲＤＯＥＢ＝”Ｌ”により活性化された状態
となる。尚、上記ナンドゲート８ｂへ供給される上記出
力イネーブル信号ＤＯＥＢがＬＯＷレベルの信号（ＤＯ
ＥＢ＝”Ｌ”）の場合でも、上記出力バッファ４はＳＲ
ＤＯＥＢ＝”Ｌ”により活性化された状態となる。
タ９ｄ介してＨＩＧＨレベルの信号となり、ナンドゲー
ト８ｂへ供給される。この時出力イネーブル信号ＤＯＥ
Ｂは、ＨＩＧＨレベルの信号（ＤＯＥＢ＝”Ｈ”）を上
記ナンドゲート８ｂへ供給する。ナンドゲート８ｂから
は、ＨＩＧＨレベルの信号が出力され、インバータ９ｅ
を介してＬＯＷレベルの信号（ＳＲＤＯＥＢ＝”Ｌ”）
が出力され出力バッファ４へ供給される。上記出力バッ
ファ４はＳＲＤＯＥＢ＝”Ｌ”により活性化された状態
となる。尚、上記ナンドゲート８ｂへ供給される上記出
力イネーブル信号ＤＯＥＢがＬＯＷレベルの信号（ＤＯ
ＥＢ＝”Ｌ”）の場合でも、上記出力バッファ４はＳＲ
ＤＯＥＢ＝”Ｌ”により活性化された状態となる。
【００３４】この時、読出し用ゲート１７ａと読出し用
ゲート１７ｂは閉じられた状態、モニター対象ゲート１
６ａとモニター対象ゲート１６ｂは開かれた状態となっ
ており、また、出力バッファ４は活性化されているた
め、上記基準クロックＣＫ１が入出力ポートＩ／Ｏより
出力される。
ゲート１７ｂは閉じられた状態、モニター対象ゲート１
６ａとモニター対象ゲート１６ｂは開かれた状態となっ
ており、また、出力バッファ４は活性化されているた
め、上記基準クロックＣＫ１が入出力ポートＩ／Ｏより
出力される。
【００３５】尚、ＲＡＳ信号の前にＣＡＳ信号”Ｌ”を
端子ＣＡＳへ印加することにより、ＣＢＲモードに入り
通常のＣＢＲリフレッシュを１回行うが、端子ＲＡＳと
端子ＣＡＳの各端子に、ある一定時間（１００μｓｅ
ｃ）印加し続けることにより、セルフリフレッシュモー
ドとなり、自動的にリフレッシュが行われる。また、セ
ルフリフレッシュ基準クロック回路３は、ＣＢＲモード
に入ると起動し始めるので、セルフリフレッシュモード
に入る前でも、端子ＷＥに高電圧（約７Ｖ）を与えれば
入出力ポートＩ／Ｏより基準クロック周期をモニタリン
グすることができる。
端子ＣＡＳへ印加することにより、ＣＢＲモードに入り
通常のＣＢＲリフレッシュを１回行うが、端子ＲＡＳと
端子ＣＡＳの各端子に、ある一定時間（１００μｓｅ
ｃ）印加し続けることにより、セルフリフレッシュモー
ドとなり、自動的にリフレッシュが行われる。また、セ
ルフリフレッシュ基準クロック回路３は、ＣＢＲモード
に入ると起動し始めるので、セルフリフレッシュモード
に入る前でも、端子ＷＥに高電圧（約７Ｖ）を与えれば
入出力ポートＩ／Ｏより基準クロック周期をモニタリン
グすることができる。
【００３６】上述のように、本例によれば、ＣＢＲリフ
レッシュ動作を１回行い、セルフリフレシュ基準クロッ
ク回路を起動させ、リフレッシュ中に高電圧を与えるこ
とにより、セルフリフレッシュに関する基準クロックが
入出力ポートより出力することができる。また、上記切
り離し回路を用いることにより、読出し用ゲート１７ａ
と読出し用ゲート１７ｂは、モニター対象ゲート１６ａ
とモニター対象ゲート１６ｂに対して相反的な状態とな
るために、リフレッシュ動作におけるメモリデータの入
出力と混乱することなく基準クロックを取り出すことが
できる。
レッシュ動作を１回行い、セルフリフレシュ基準クロッ
ク回路を起動させ、リフレッシュ中に高電圧を与えるこ
とにより、セルフリフレッシュに関する基準クロックが
入出力ポートより出力することができる。また、上記切
り離し回路を用いることにより、読出し用ゲート１７ａ
と読出し用ゲート１７ｂは、モニター対象ゲート１６ａ
とモニター対象ゲート１６ｂに対して相反的な状態とな
るために、リフレッシュ動作におけるメモリデータの入
出力と混乱することなく基準クロックを取り出すことが
できる。
【００３７】
【発明の効果】本発明に係る半導体記憶装置では、リフ
レッシュ指令により、セルフリフレッシュ基準クロック
回路を起動し、このセルフリフレッシュ基準クロック回
路からの発生した基準クロックを、モニター指令の入力
により、モニター対象のデータバスへ供給し、活性化回
路を介して入出力ポートより出力するので、セルフリフ
レッシュに関する基準クロックが入出力ポートより出力
することができる。これにより、外部よりセルフリフレ
ッシュに関する基準クロックをモニタリングするこがで
き、セルフリフレッシュ制御機能を搭載したＤＲＡＭの
検査を行う上での測定時間の短縮を図ることができる。
レッシュ指令により、セルフリフレッシュ基準クロック
回路を起動し、このセルフリフレッシュ基準クロック回
路からの発生した基準クロックを、モニター指令の入力
により、モニター対象のデータバスへ供給し、活性化回
路を介して入出力ポートより出力するので、セルフリフ
レッシュに関する基準クロックが入出力ポートより出力
することができる。これにより、外部よりセルフリフレ
ッシュに関する基準クロックをモニタリングするこがで
き、セルフリフレッシュ制御機能を搭載したＤＲＡＭの
検査を行う上での測定時間の短縮を図ることができる。
【００３８】また、本発明に係る半導体記憶装置では、
モニター指令とリフレッシュ指令に基いて切り離し回路
により、モニター対象のデータバスを、読出し用のデー
タバスから論理的に切り離すので、入出力ポートからセ
ルフリフレッシュに関する基準クロックを、リフレッシ
ュ動作におけるメモリデータの入出力と混乱することな
く、取り出すことができる。
モニター指令とリフレッシュ指令に基いて切り離し回路
により、モニター対象のデータバスを、読出し用のデー
タバスから論理的に切り離すので、入出力ポートからセ
ルフリフレッシュに関する基準クロックを、リフレッシ
ュ動作におけるメモリデータの入出力と混乱することな
く、取り出すことができる。
【００３９】また、本発明に係る半導体記憶装置の検査
方法によれば、入出力ポートから出力される基準クロッ
クをモニタリングすることにより、セルフリフレッシュ
回路の核となる基準クロック回路の動作確認が容易とな
る為、測定プログラム中に基準クロック周期のテスト項
目を入れることで、基準クロック回路の不良によるセル
フリフレッシュ不良を、ＤＲＡＭ検査の早い段階で発見
でき、不良のあるチップを取り除くことができる。ま
た、基準クロック周期を求めることができることによ
り、セルフリフレッシュ周期と必要最小限のデータ保存
時間を求めることができる。さらに、個々のチップのリ
テンション特性がわかっていれば、実際にセルフリフレ
ッシュ動作を行わなくても、基準クロックにより求めら
れた上記各値を基にして、セルフリフレッシュ不良を発
見することができる。これにより、セルフリフレッシュ
制御機能を搭載したＤＲＡＭの検査を行う上での測定時
間の短縮を図ることができる。
方法によれば、入出力ポートから出力される基準クロッ
クをモニタリングすることにより、セルフリフレッシュ
回路の核となる基準クロック回路の動作確認が容易とな
る為、測定プログラム中に基準クロック周期のテスト項
目を入れることで、基準クロック回路の不良によるセル
フリフレッシュ不良を、ＤＲＡＭ検査の早い段階で発見
でき、不良のあるチップを取り除くことができる。ま
た、基準クロック周期を求めることができることによ
り、セルフリフレッシュ周期と必要最小限のデータ保存
時間を求めることができる。さらに、個々のチップのリ
テンション特性がわかっていれば、実際にセルフリフレ
ッシュ動作を行わなくても、基準クロックにより求めら
れた上記各値を基にして、セルフリフレッシュ不良を発
見することができる。これにより、セルフリフレッシュ
制御機能を搭載したＤＲＡＭの検査を行う上での測定時
間の短縮を図ることができる。
【図１】本発明の実施例に係る半導体記憶装置の要部構
成を示す構成図である。
成を示す構成図である。
【図２】本発明の実施例におけるタイミングチャートを
示す図である。
示す図である。
【図３】従来の半導体記憶装置の要部構成を示す構成図
である。
である。
１ ………………… リフレッシュモードコントロール
回路 ２ ………………… 高電圧検出回路 ３ ………………… セルフリフレッシュ基準クロック
回路 ４ ………………… 出力バッファ ５ ………………… リードアンプ ６ ………………… モニター対象のデータバス ７ ………………… 読出し用のデータバス ８ａ、８ｂ …… ナンドゲート ９ａ〜９ｅ …… インバータ １０ ……………… 切り離し回路 １６ａ、１６ｂ…… モニター対象ゲート １７ａ、１７ｂ…… 読出し用ゲート
回路 ２ ………………… 高電圧検出回路 ３ ………………… セルフリフレッシュ基準クロック
回路 ４ ………………… 出力バッファ ５ ………………… リードアンプ ６ ………………… モニター対象のデータバス ７ ………………… 読出し用のデータバス ８ａ、８ｂ …… ナンドゲート ９ａ〜９ｅ …… インバータ １０ ……………… 切り離し回路 １６ａ、１６ｂ…… モニター対象ゲート １７ａ、１７ｂ…… 読出し用ゲート
Claims (3)
- 【請求項１】 揮発性メモリが複数に配列されたメモリ
セル部と、リフレッシュ指令に基いて、揮発性メモリに
対するリフレッシュ動作のための、クロックを出力する
基準クロック発生回路を有する半導体記憶装置におい
て、 モニター指令とリフレッシュ指令に基いて、基準クロッ
クを、モニター対象のデータバスに供給する基準クロッ
ク供給回路と、 モニター指令とリフレッシュ指令に基いて、モニター対
象のデータバスと入出力ポートとを接続する活性化回路
を有することを特徴とする半導体記憶装置。 - 【請求項２】 モニター指令とリフレッシュ指令に基い
て、モニター対象のデータバスを、読出し用のデータバ
スから論理的に切り離す、切り離し回路を有することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 リフレッシュ指令及びモニター指令の入
力に基いて、基準クロックを入出力ポートを介して出力
させ、入出力ポートから出力される基準クロックをモニ
タリングしながらリフレッシュ動作を行い、半導体記憶
装置を検査することを特徴とする半導体記憶装置の検査
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328341A JPH07182855A (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及び半導体記憶装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328341A JPH07182855A (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及び半導体記憶装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182855A true JPH07182855A (ja) | 1995-07-21 |
Family
ID=18209157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328341A Withdrawn JPH07182855A (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及び半導体記憶装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912169B2 (en) | 2003-05-23 | 2005-06-28 | Hynix Semiconductor Inc. | Synchronous semiconductor memory device |
-
1993
- 1993-12-24 JP JP5328341A patent/JPH07182855A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912169B2 (en) | 2003-05-23 | 2005-06-28 | Hynix Semiconductor Inc. | Synchronous semiconductor memory device |
| CN100421178C (zh) * | 2003-05-23 | 2008-09-24 | 海力士半导体有限公司 | 用于控制同步半导体存储装置中自我刷新操作的控制设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |