JPS617720A - スイツチ信号検出回路 - Google Patents
スイツチ信号検出回路Info
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- JPS617720A JPS617720A JP12878084A JP12878084A JPS617720A JP S617720 A JPS617720 A JP S617720A JP 12878084 A JP12878084 A JP 12878084A JP 12878084 A JP12878084 A JP 12878084A JP S617720 A JPS617720 A JP S617720A
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- JP
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- signal
- circuit
- switch
- output
- sampling
- Prior art date
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はスイッチ信号検出回路に係り、特に機械的接点
を有するスイッチからのスイッチ信号を、チャタリング
が生じても確実に検出する検出回路に閤する。
を有するスイッチからのスイッチ信号を、チャタリング
が生じても確実に検出する検出回路に閤する。
従来の技術
第４図は従来のスイッチ信号検出回路の一例の回路系統
図を示す。同図中、ｎ個の抵抗Ｒ１〜Ｒｎは夫々常開の
自動復帰型スイッチ８１〜Ｓｎと、ｎ個のダイオードＤ
１〜Ｄｎとを直列に介して接続されており、これらｎ個
の直列回路の一端は電源電圧＋Ｂ入力端子に共通に接続
され、かつ、その他端は共に接地されている。スイッチ
Ｓ１〜Ｓｎと抵抗Ｒ１〜Ｒｎとの接続点は夫々バッファ
１の入力端子に接続されている。これにより、スイッチ
５ｔ−８ｎがいずれもオフ（開成）であるときはバッフ
ァ１を介して出力端子２１〜２ｎに夫々ハイレベル（電
圧＋Ｂ）の信号が出力される。
図を示す。同図中、ｎ個の抵抗Ｒ１〜Ｒｎは夫々常開の
自動復帰型スイッチ８１〜Ｓｎと、ｎ個のダイオードＤ
１〜Ｄｎとを直列に介して接続されており、これらｎ個
の直列回路の一端は電源電圧＋Ｂ入力端子に共通に接続
され、かつ、その他端は共に接地されている。スイッチ
Ｓ１〜Ｓｎと抵抗Ｒ１〜Ｒｎとの接続点は夫々バッファ
１の入力端子に接続されている。これにより、スイッチ
５ｔ−８ｎがいずれもオフ（開成）であるときはバッフ
ァ１を介して出力端子２１〜２ｎに夫々ハイレベル（電
圧＋Ｂ）の信号が出力される。
また、任意の１番目のスイッチＳｔ （ただし、 ｉ
は１〜ｎのうち任意の−の値）をオン（閉成）すると、
抵抗Ｒ１にスイッチ３ｉ及びダイオードＤｉを通して電
流が流れるので、バッファ１を介して出力端子２：のみ
にローレベル（略アースレベル）の信号が出力される。
は１〜ｎのうち任意の−の値）をオン（閉成）すると、
抵抗Ｒ１にスイッチ３ｉ及びダイオードＤｉを通して電
流が流れるので、バッファ１を介して出力端子２：のみ
にローレベル（略アースレベル）の信号が出力される。
従って、この従来回路によれば、ｎ個のスイッチ８１〜
３ｎのうち、オンとされた期間のみ、オンとされたスイ
ッチに対応する出力端子にローレベルの信号が出力され
ることになり、８１〜３ｎのうちオンとされたスイッチ
の検出ができる。このスイッチ信号検出信号は例えば後
段のマイクロプロセッサなどに供給される。
３ｎのうち、オンとされた期間のみ、オンとされたスイ
ッチに対応する出力端子にローレベルの信号が出力され
ることになり、８１〜３ｎのうちオンとされたスイッチ
の検出ができる。このスイッチ信号検出信号は例えば後
段のマイクロプロセッサなどに供給される。
発明が解決しようとする問題点
しかるに、スイッチ８１〜Ｓｎは機械的な接点を有する
メカニカルスイッチであり、これを手動操作するから、
必然的にチャタリングを生ずる。
メカニカルスイッチであり、これを手動操作するから、
必然的にチャタリングを生ずる。
例えば、オフ状態にある任意のスイッチＳｉをオンとす
るときは、スイッチ３ｉを手で押すことにより行なうが
、その際に瞬時に閉成されず、スイッチＳ１と抵抗Ｒ１
との接続点には第５図（Ａ＞に示す如くに振動を伴って
漸次減少して所定電位に達する電圧が生ずる。一方、バ
ッファ１は第５図（Δ）に破線■で示す閾値電圧に対し
て低い電圧が入力されたときにハイレベル、高い電圧が
入来したときにローレベルの信号を出力するものとする
と、バッファ１に第５図（・Ａ）に示す如き電圧が入力
された場合は、出力端子２１には同図（Ｂ）に示す如き
電圧（スイッチ信号検出信号）が取り出される。ここで
、この検出信号がハイレベルのときにはスイッチ３ｉが
開成（オン）しており、またローレベルのときにはスイ
ッチ３ｉが開成（オフ）であることを示すから、第５図
（Ｂ）に示す検出信号は、スイッチ３ｉがあたかもオン
。
るときは、スイッチ３ｉを手で押すことにより行なうが
、その際に瞬時に閉成されず、スイッチＳ１と抵抗Ｒ１
との接続点には第５図（Ａ＞に示す如くに振動を伴って
漸次減少して所定電位に達する電圧が生ずる。一方、バ
ッファ１は第５図（Δ）に破線■で示す閾値電圧に対し
て低い電圧が入力されたときにハイレベル、高い電圧が
入来したときにローレベルの信号を出力するものとする
と、バッファ１に第５図（・Ａ）に示す如き電圧が入力
された場合は、出力端子２１には同図（Ｂ）に示す如き
電圧（スイッチ信号検出信号）が取り出される。ここで
、この検出信号がハイレベルのときにはスイッチ３ｉが
開成（オン）しており、またローレベルのときにはスイ
ッチ３ｉが開成（オフ）であることを示すから、第５図
（Ｂ）に示す検出信号は、スイッチ３ｉがあたかもオン
。
オフを繰り返していることを示している。
このことは、スイッチ３ｉが何回も押されたことを意味
し、誤検出となってしまう。そこで、この減少を防止す
るため、例えば第４図の抵抗Ｒ＋〜ＲｎとスイッチＳ＋
〜Ｓｎのｎ個の接続点と接地間にコンデンサを夫々接続
し、スイッチ信号を積分してバッファ１に供給すること
も考えられるが、この方法は積分によってスイッチ信号
のバッファ１への供給が遅延されるから、スイッチ信号
の検出に遅延が生じ問題であった。
し、誤検出となってしまう。そこで、この減少を防止す
るため、例えば第４図の抵抗Ｒ＋〜ＲｎとスイッチＳ＋
〜Ｓｎのｎ個の接続点と接地間にコンデンサを夫々接続
し、スイッチ信号を積分してバッファ１に供給すること
も考えられるが、この方法は積分によってスイッチ信号
のバッファ１への供給が遅延されるから、スイッチ信号
の検出に遅延が生じ問題であった。
そこで、本発明はスイッチ信号を低周波数でサンプルす
ることにより、上記の問題点を解決したスイッチ信号検
出回路を提供することを目的とする。
ることにより、上記の問題点を解決したスイッチ信号検
出回路を提供することを目的とする。
問題点を解決するための手段
第１図は本発明の構成を示すブロック系統図である。同
図中、入力端子５１〜５ｎには前記スイッチ８１〜３ｎ
のオン、オフに応じたレベルの前記スイッチ信号が各別
に入来し、これより第１のサンプル回路手段６に供給さ
れる。第１のサンプル回路手段６は、入力スイッチ信号
を３０Ｈｚ〜１００Ｈｚ程度の低周波数でサンプルする
。このサンプリング周波数は、手動のメカニカルスイッ
チを人間が最も速く操作しても、それによって得られた
スイッチ信号を少なくとも１個所サンプルすることがで
き、かつ、あまりサンプル点が多くないような低周波数
（３０Ｈｚ〜１００Ｈｚ程度）に選定されている。第１
のサンプル回路手段６の出力信号は論理回路７に供給さ
れ、ここでｎ個のスイッチ信号のうちどれか一つでもレ
ベル変化があったときはそれが検出される。
図中、入力端子５１〜５ｎには前記スイッチ８１〜３ｎ
のオン、オフに応じたレベルの前記スイッチ信号が各別
に入来し、これより第１のサンプル回路手段６に供給さ
れる。第１のサンプル回路手段６は、入力スイッチ信号
を３０Ｈｚ〜１００Ｈｚ程度の低周波数でサンプルする
。このサンプリング周波数は、手動のメカニカルスイッ
チを人間が最も速く操作しても、それによって得られた
スイッチ信号を少なくとも１個所サンプルすることがで
き、かつ、あまりサンプル点が多くないような低周波数
（３０Ｈｚ〜１００Ｈｚ程度）に選定されている。第１
のサンプル回路手段６の出力信号は論理回路７に供給さ
れ、ここでｎ個のスイッチ信号のうちどれか一つでもレ
ベル変化があったときはそれが検出される。
論理回路７によりスイッチ信号のレベル変化の有無を検
出して得た信号は、第２のサンプル回路手段８に供給さ
れ、ここで上記第１のサンプル回路手段６のサンプリン
グ周波数に比し、２桁程度オーダーの異なる高周波数で
サンプルされる。データ取込回路９は第１のサンプル回
路手段６よりの信号を、第２のサンプル回路手段８の出
力信号に基づいて取込み、これにより得た信号を出力端
子１０＋〜１０ｎへスイッチ信号検出信号として出力す
る。
出して得た信号は、第２のサンプル回路手段８に供給さ
れ、ここで上記第１のサンプル回路手段６のサンプリン
グ周波数に比し、２桁程度オーダーの異なる高周波数で
サンプルされる。データ取込回路９は第１のサンプル回
路手段６よりの信号を、第２のサンプル回路手段８の出
力信号に基づいて取込み、これにより得た信号を出力端
子１０＋〜１０ｎへスイッチ信号検出信号として出力す
る。
作 用
スイッチ信号は第１のサンプル回路手段６により低周波
数でサンプリングされ、チャタリングによってスイッチ
信号の立上りや立下りが振動していても、立上り又は立
下りの波形中の閾値よりも大なる（又は小なる）最初の
サンプル点の次のサンプル点は、閾値よりも大（又は小
）となっているから、チャタリングの影響を除去するこ
とができる。また、第２のサン、プル回路手段８の出ツ
ノ信号によって、データ取込回路９は第１のサンプル回
路手段６の出力信号を取込むが、第２のサンプル回路手
段８はスイッチ信号の変化時のみ取込み用パルスを発生
出力することになる。以下、本発明について実施例と共
に更に詳細に説明する。
数でサンプリングされ、チャタリングによってスイッチ
信号の立上りや立下りが振動していても、立上り又は立
下りの波形中の閾値よりも大なる（又は小なる）最初の
サンプル点の次のサンプル点は、閾値よりも大（又は小
）となっているから、チャタリングの影響を除去するこ
とができる。また、第２のサン、プル回路手段８の出ツ
ノ信号によって、データ取込回路９は第１のサンプル回
路手段６の出力信号を取込むが、第２のサンプル回路手
段８はスイッチ信号の変化時のみ取込み用パルスを発生
出力することになる。以下、本発明について実施例と共
に更に詳細に説明する。
実施例
第２図は本発明になるスイッチ信号検出回路の一実施例
の回路系統図を示す。同図中、第１図及び第４図と同一
構成部分には同一符号を付しである。第１のサンプル回
路手段６は発振器１５とラッチ回路１６とからなる。ラ
ッチ回路１６はｎ個のデータ入力端子とｎ個の出力端子
とを有しており、抵抗Ｒ１〜Ｒｎとスイッチ＄１〜３ｎ
との接続点より取り出された全部でｎ個のスイッチ信号
が入力端子５１〜５ｎを介して同時に供給され、これを
発振器１５よりの例えば６０Ｈ２の第１のサンプリング
信号ｉｔで同時にラッチする。すなわち、入力端子５１
〜５ｎに入来したスイッチ信号はラッチ回路１６により
第１のサンプリング信号ｆ１でサンプルされ、ラッチ回
路１６の閾値に対する大小に応じてそのｎ個の出力端子
より２値信号として取り出される。ラッチ回路１６より
取り出された２値信号の被サンプル信号は後述するラッ
チ回路１９に並列に供給される一方、論理回路７を構成
するｎ入力ＮＡＮＤ回路１７に並列に供給される。ここ
で、スイッチ８１〜Ｓｎのうち、任意の−のスイッチ３
ｉを操作することにより、スイッチＳｉ と抵抗Ｒｉの
接続点より取り出されたスイッチ信号が第３図（Ａ）に
示す如きチャタリングを伴った波形であるものとすると
、ラッチ回路１６の対応する １番目の出力端子からは
同図（Ｂ）に示す如き−のパルス幅のみをもつ２値信号
が取り出される。なお、第３図（Ａ）中、丸印は第１の
サンプリング信号ｆ１によるサンプル点を示ず。
の回路系統図を示す。同図中、第１図及び第４図と同一
構成部分には同一符号を付しである。第１のサンプル回
路手段６は発振器１５とラッチ回路１６とからなる。ラ
ッチ回路１６はｎ個のデータ入力端子とｎ個の出力端子
とを有しており、抵抗Ｒ１〜Ｒｎとスイッチ＄１〜３ｎ
との接続点より取り出された全部でｎ個のスイッチ信号
が入力端子５１〜５ｎを介して同時に供給され、これを
発振器１５よりの例えば６０Ｈ２の第１のサンプリング
信号ｉｔで同時にラッチする。すなわち、入力端子５１
〜５ｎに入来したスイッチ信号はラッチ回路１６により
第１のサンプリング信号ｆ１でサンプルされ、ラッチ回
路１６の閾値に対する大小に応じてそのｎ個の出力端子
より２値信号として取り出される。ラッチ回路１６より
取り出された２値信号の被サンプル信号は後述するラッ
チ回路１９に並列に供給される一方、論理回路７を構成
するｎ入力ＮＡＮＤ回路１７に並列に供給される。ここ
で、スイッチ８１〜Ｓｎのうち、任意の−のスイッチ３
ｉを操作することにより、スイッチＳｉ と抵抗Ｒｉの
接続点より取り出されたスイッチ信号が第３図（Ａ）に
示す如きチャタリングを伴った波形であるものとすると
、ラッチ回路１６の対応する １番目の出力端子からは
同図（Ｂ）に示す如き−のパルス幅のみをもつ２値信号
が取り出される。なお、第３図（Ａ）中、丸印は第１の
サンプリング信号ｆ１によるサンプル点を示ず。
ＮＡＮＤ回路１７はスイッチ８１〜３ｎのすべてがオフ
のときはハイレベルの被サンプル信号がそのｎ個の入力
端子に夫々供給されるので、その出力端子からはローレ
ベルの信号が出力されるが、どれか−のスイッチがオン
となると、その出力端子よりハイレベルの信号が出力さ
れる。従って、ＮＡＮＤ回路１７からはどれか−のスイ
ッチの操作によって、ローレベルのレベル変化信号が取
り出され、このレベル変化信号はＤフリップ７０ツブ１
８のデータ入力端子に供給される。Ｄフリップフロップ
１８のクロック端子には、発振器１５より高周波数の例
えば１０ｋＨｚのパルスが第２のサンプリング信号ｆ２
として供給される。従って、フリップフロップ１８のＱ
出力端子からは第３図（Ｃ，）に示す如く、上記レベル
変化信号を第２のサンプリング信号ｆ２でサンプリング
することにより上記レベル変化信号に対して略１／［２
秒遅れてハイレベルとなる信号が取り出される。
のときはハイレベルの被サンプル信号がそのｎ個の入力
端子に夫々供給されるので、その出力端子からはローレ
ベルの信号が出力されるが、どれか−のスイッチがオン
となると、その出力端子よりハイレベルの信号が出力さ
れる。従って、ＮＡＮＤ回路１７からはどれか−のスイ
ッチの操作によって、ローレベルのレベル変化信号が取
り出され、このレベル変化信号はＤフリップ７０ツブ１
８のデータ入力端子に供給される。Ｄフリップフロップ
１８のクロック端子には、発振器１５より高周波数の例
えば１０ｋＨｚのパルスが第２のサンプリング信号ｆ２
として供給される。従って、フリップフロップ１８のＱ
出力端子からは第３図（Ｃ，）に示す如く、上記レベル
変化信号を第２のサンプリング信号ｆ２でサンプリング
することにより上記レベル変化信号に対して略１／［２
秒遅れてハイレベルとなる信号が取り出される。
このフリップフロップ１８の出力信号はデータリードリ
クエスト信号として出力端子１１へ出力される一方、ラ
ッチパルスとしてラッチ回路１９に供給される。上記の
Ｄフリップ７０ツブ１８と発振器１５は第２のサンプル
回路手段８を構成しており、またラッチ回路１９はデー
タ取込回路９を構成している。フリップフロップ１８の
Ｑ出力端子より取り出された第３図（Ｃ）に示すパルス
の立上りエツジにより、ラッチ回路１９はラッチ回路１
６よりのｎ個の被サンプル信号と、ＮＡＮＤ回路１７よ
りのレベル検出信号とを夫々同時に記憶保持する。一方
、上記の第３図（Ｃ）に示すパルスはデータリードリク
エスト信号として図示しないマイクロプロセッサに供給
される。すると、マイクロプロセッサはまず読み出しパ
ルスを発生し、これを入力端子１３を介してラッチ回路
１９に供給する。
クエスト信号として出力端子１１へ出力される一方、ラ
ッチパルスとしてラッチ回路１９に供給される。上記の
Ｄフリップ７０ツブ１８と発振器１５は第２のサンプル
回路手段８を構成しており、またラッチ回路１９はデー
タ取込回路９を構成している。フリップフロップ１８の
Ｑ出力端子より取り出された第３図（Ｃ）に示すパルス
の立上りエツジにより、ラッチ回路１９はラッチ回路１
６よりのｎ個の被サンプル信号と、ＮＡＮＤ回路１７よ
りのレベル検出信号とを夫々同時に記憶保持する。一方
、上記の第３図（Ｃ）に示すパルスはデータリードリク
エスト信号として図示しないマイクロプロセッサに供給
される。すると、マイクロプロセッサはまず読み出しパ
ルスを発生し、これを入力端子１３を介してラッチ回路
１９に供給する。
これにより、ランチ回路１９は直前にラッチした上記の
６個の被サンプル信号をスイッチ信号の検出信号として
出力端子１０１〜１０ｎより並列に出力すると同時に、
出力端子１２へ第３図（Ｄ）に示す如くデータ変化（０
個のスイッチ信号からなるｎビットのデータの変化）を
示すデータ変化信号を出力する。なお、上記のデータ変
化信号はＮＡＮＤ回路１７の出力信号をラッチして得た
信号で、回路素子がもつ固有の時間遅れによって同図（
Ｃ）に示すデータリードリクエスト信号よりも若干（例
えば２０ｎｓ程度）遅延されて出力される。
６個の被サンプル信号をスイッチ信号の検出信号として
出力端子１０１〜１０ｎより並列に出力すると同時に、
出力端子１２へ第３図（Ｄ）に示す如くデータ変化（０
個のスイッチ信号からなるｎビットのデータの変化）を
示すデータ変化信号を出力する。なお、上記のデータ変
化信号はＮＡＮＤ回路１７の出力信号をラッチして得た
信号で、回路素子がもつ固有の時間遅れによって同図（
Ｃ）に示すデータリードリクエスト信号よりも若干（例
えば２０ｎｓ程度）遅延されて出力される。
前記マイクロプロセッサはこの出力端子１０＋〜１０ｎ
よりのスイッチ信号検出信号と出力端子１２よりのデー
タ変化信号とを夫々並列に供給され、データ変化信号の
極性がハイレベルのときのみ、ｎ個のスイッチ信号検出
信号を新しいデータと見做して受付け、そのデータに基
づいて所定の処理動作を開始すると共に、クリア信号を
発生して入力端子１４を介してラッチ回路１つのクリア
端子ＣＬに印加し、これをクリアする。クリア後のラッ
チ回路１９の出力信号は、データ変化信号がローレベル
であるから、上記マイクロプロセッサに゛よりデータと
して受付けられない。
よりのスイッチ信号検出信号と出力端子１２よりのデー
タ変化信号とを夫々並列に供給され、データ変化信号の
極性がハイレベルのときのみ、ｎ個のスイッチ信号検出
信号を新しいデータと見做して受付け、そのデータに基
づいて所定の処理動作を開始すると共に、クリア信号を
発生して入力端子１４を介してラッチ回路１つのクリア
端子ＣＬに印加し、これをクリアする。クリア後のラッ
チ回路１９の出力信号は、データ変化信号がローレベル
であるから、上記マイクロプロセッサに゛よりデータと
して受付けられない。
前記スイッチ３ｉをオンとした後、手を離すと自動的に
スイッチ３ｉはオフとなり、ラッチ回路１６の入力スイ
ッチ信号はすべてハイレベルとなるから、ラッチ回路１
６の出力被サンプル信号もすべてハイレベルとなり、Ｎ
ＡＮＤ回路１７の出力信号はローレベルとなる。以下、
スイッチＳ＋〜３ｎのうち任意の−のスイッチが操作さ
れるｋに上記同様の動作が行なわれる。
スイッチ３ｉはオフとなり、ラッチ回路１６の入力スイ
ッチ信号はすべてハイレベルとなるから、ラッチ回路１
６の出力被サンプル信号もすべてハイレベルとなり、Ｎ
ＡＮＤ回路１７の出力信号はローレベルとなる。以下、
スイッチＳ＋〜３ｎのうち任意の−のスイッチが操作さ
れるｋに上記同様の動作が行なわれる。
このように、スイッチ８１〜３ｎを操作したときのみ、
ラッチ回路１９には新しい被ザンプル信号データ、を書
き込まれ、またそのときのデータリードリクエスト信号
に基づいてデータを出力端子１０１〜１０ｎより読み出
すことができ、これにより常に一定周期でデータを読み
出すための処理が不要となるから、回路構成や検出が簡
単で済む。
ラッチ回路１９には新しい被ザンプル信号データ、を書
き込まれ、またそのときのデータリードリクエスト信号
に基づいてデータを出力端子１０１〜１０ｎより読み出
すことができ、これにより常に一定周期でデータを読み
出すための処理が不要となるから、回路構成や検出が簡
単で済む。
なお、本発明は上記実施例に限定されるものではなく、
例えばスイッチ８１〜Ｓｎが常閉スイッチの場合、スイ
ッチのオフを検出することもでき、またデータ取込回路
９としてはランダム・アクセス・メモリ（ＲＡＭ）を使
用することができ、またスイッチは１個だけでもよいこ
とは勿論である。
例えばスイッチ８１〜Ｓｎが常閉スイッチの場合、スイ
ッチのオフを検出することもでき、またデータ取込回路
９としてはランダム・アクセス・メモリ（ＲＡＭ）を使
用することができ、またスイッチは１個だけでもよいこ
とは勿論である。
発明の効果
上述の如く、本発明によれば、チャタリングの影響を除
去して迅速かつ確実にスイッチ信号の検出をすることが
でき、またスイッチ信号の変化時のみデータが更新され
るため、データリードリクエスト信号発生時のみデータ
取込回路よりデータ（スイッチ信号検出信号）を読み出
せばよく、このため上記データが供給されるマイクロプ
ロセッサ等の回路に常にスイッチ信号検出信号を出力し
なくて良いから、回路構成が簡単になり、またマイクロ
プロセッサ等のスイッチ信号の検出処理も容易に行なわ
せることができる等の特長を有するものである。
去して迅速かつ確実にスイッチ信号の検出をすることが
でき、またスイッチ信号の変化時のみデータが更新され
るため、データリードリクエスト信号発生時のみデータ
取込回路よりデータ（スイッチ信号検出信号）を読み出
せばよく、このため上記データが供給されるマイクロプ
ロセッサ等の回路に常にスイッチ信号検出信号を出力し
なくて良いから、回路構成が簡単になり、またマイクロ
プロセッサ等のスイッチ信号の検出処理も容易に行なわ
せることができる等の特長を有するものである。
第１図は本発明の構成を示すブロック系統図、第２図は
本発明回路の一実施例を示す回路系統図、第３図は第２
図図示回路系統の動作説明用タイムチャート、第４図は
従来回路の一例を示す回路系統図、第５図は第４図図示
回路系統の動作説明用タイムチャートである。 ５１〜５ｎ・・・スイッチ信号入力端子、６・・・第１
のサンプル回路手段、７・・・論理回路、８・・・第２
のサンプル回路手段、９・・・データ取込回路、１０＋
〜１０ｎ・・・スイッチ信号検出信号出力端子、１１・
・・データリードリクエスト信号出力端子、１２・・・
データ変化信号出力端子、１３・・・読み出しパルス入
力端子、１４・・・クリア信号入力端子、１５・・・発
振器、１６．１９・・・ラッチ回路、１８・・・Ｄフリ
ップ７０ツブ、８１〜３ｎ・・・スイッチ。 第１図 第２図 第３図
本発明回路の一実施例を示す回路系統図、第３図は第２
図図示回路系統の動作説明用タイムチャート、第４図は
従来回路の一例を示す回路系統図、第５図は第４図図示
回路系統の動作説明用タイムチャートである。 ５１〜５ｎ・・・スイッチ信号入力端子、６・・・第１
のサンプル回路手段、７・・・論理回路、８・・・第２
のサンプル回路手段、９・・・データ取込回路、１０＋
〜１０ｎ・・・スイッチ信号検出信号出力端子、１１・
・・データリードリクエスト信号出力端子、１２・・・
データ変化信号出力端子、１３・・・読み出しパルス入
力端子、１４・・・クリア信号入力端子、１５・・・発
振器、１６．１９・・・ラッチ回路、１８・・・Ｄフリ
ップ７０ツブ、８１〜３ｎ・・・スイッチ。 第１図 第２図 第３図
Claims (1)
- 機械的接点を有するスイッチからの信号を３０Ｈｚ〜１
００Ｈｚ程度の低周波数でサンプルする第１のサンプル
回路手段と、該第１のサンプル回路手段の出力信号が供
給されそのレベル変化を検出する論理回路と、該論理回
路の出力信号を上記低周波数に比し２桁程度高い高周波
数でサンプルする第２のサンプル回路手段と、少なくと
も該第１のサンプル回路手段の出力信号を該第２のサン
プル回路手段の出力信号で取込んで得た信号をスイッチ
信号の検出信号として出力するデータ取込回路とよりな
ることを特徴とするスイッチ信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12878084A JPS617720A (ja) | 1984-06-22 | 1984-06-22 | スイツチ信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12878084A JPS617720A (ja) | 1984-06-22 | 1984-06-22 | スイツチ信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617720A true JPS617720A (ja) | 1986-01-14 |
Family
ID=14993274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12878084A Pending JPS617720A (ja) | 1984-06-22 | 1984-06-22 | スイツチ信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637002A (zh) * | 2012-04-18 | 2012-08-15 | 成都阜特科技有限公司 | 一种开关量信号的采集方法 |
-
1984
- 1984-06-22 JP JP12878084A patent/JPS617720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637002A (zh) * | 2012-04-18 | 2012-08-15 | 成都阜特科技有限公司 | 一种开关量信号的采集方法 |
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