JPS6177421A - Ｃｍｏｓデバイスのラツチアツプを防止する回路と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＣＭＯＳデバイスのラッチアップを防止する回
路と方法に関し、さらに詳しく述へ７１、ばｃＭＯｓデ
バイスのパワーアップ段階におけ６ＣＭＯＳデバイスの
ラッチアップを防止工６回路と方法に関するものである
。

ＣＭ　ＯＳデバイスは技術的に周知であう。Ｃ〜１０Ｓ
とは、コンプリメンタリ・メタル・オキサイド′・セミ
コンダクタ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ
　ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　　）の頭字
語であ６゜Ｃ１＼１０８デｌ＜イスは必ず最低１個のＰ
チャ／ネルｔ’ｖｌＯ８）ランジスタと、１個のＮチャ
ンネルＭＯ８Ｉ−ラ／ノスタとを備え、したかってコン
プリメンタリ（相補型ンといわれる。ＣＭ　ＯＳデバイ
スは単極の？Ｊ　Ｏｓ’、ｚ界効果トラノノスタ（ＦＥ
Ｔ）を利用し、丁なわち１個のトランジスタが導通のた
めＩこ（子またはホールのいす１１．７１）一方を使用
Ｔ６か１両方を使用することはない。ＦＥＴ　トランジ
スタはソースト、トレインと、その間のチャンネルと、
チャンネル内を移動する電子またはホールの導通を調整
するゲートと、ソースおよびドレインを構成する基板と
、そ有することが特徴である。

ラッチアップは、１つの型のＭＯＳトランジスタ（例え
ばＰチャンネルＭＯＳトランジスタ）内の領域が相補型
ＭＯＳトラ７ジスタ（例えばＮチャンネルＭＯ８Ｉ−ラ
ンジスタ）内の領域に接近している結果として生じる状
態である。半導体デバイスの寸法が集積比により一段と
減少されるにっわて、１個のトランジスタと相補トラン
ジスタとの間の［クロス・トークＪであるラッチアップ
はまＴます厳密な問題となる。さらに、集積規模の増大
につｎ、て、ラッチアップを引き起こＴことがある寄生
雑音などが一段と重要性を帯びる。

先行技術では、ラッチアップを防止すル多くの方法が工
夫さＶ、でいる。まず、特定チャンネル型トランジスタ
をその相補型ＭＯ８）ランンスクＶ）ら杷縁するために
前記特定チャンネル型トランジスタの周囲に保護バンド
か置乃）わな。しかし、保護バンドは非生産性の使用に
当てらｎたＣ　Ｍ　ＯＳデバイスの一部を要求下る。大
規模集積では、小心る目的で使用し得る「不動産」Ｔな
わち面積の量を発見することかますます困難となってい
る。

次に、２つの型のＭＯＳトランジスタの基板に対して金
属ストラツピンク、丁なわち低抵抗の接続が作られてい
た。これらの低抵抗接続は、１つの型のＭＯＳトランジ
スタＶ）らその相補型トランジスタに至る相互接続の通
路を切るよう−こ働いた。

最後に、低抵抗の背面（ｂａｃｋ　ｐｌａｎｅ　）によ
く似た半導体の本体にある低抵抗通路が１つの解決策と
して提案された。

し７Ｊ）シ、こわらの先行技術の方法はすへて、ラッチ
アップの問題を満足疹こ解決していない。そのＪ＝、Ｃ
Ｍ　ＯＳデバイスのパワーアップ段階におけるラッチア
ップの問題には少しも取り組んでいない。

本発明により、ＣＭＯＳデバイスのラッチアップを防止
下る回路か開示さｎてい６゜ＣＭＯＳデバイスに電圧源
を接続したり切り離丁第１トランジスタ装置が、１圧源
とＣＭＯＳデバイスとの間に接続ざｎでいる。ＣＭ　Ｏ
Ｓデバイスに電圧源を接続したり切り離Ｔ第１トランジ
スタ装ｆｉｔを制御する制御％Ｒがある。Ｐチャンネル
・トランジスタまたはＮチャンネル・トランジスタの基
板の１つにバイアスを供給する装置か具備されていう。

制御装瀘は、パワーアップの間にＣＭＯＳデバイスと電
圧源とを切り離し、またＰチャンネル・トランジスタま
たはＮチャンネル・トランジス９０）基板がバイアスざ
わ、てから、Ｃ＋ｖｌＯＳデバイスと電圧源とを接続Ｔ
６゜ Ｃ＋Ｖｌ　ＯＳデバイスを作動させ６方法も開示されて
い６゜１１チャンネルＩＶＩＯＳトランジスタまた（ズ
ＮチャンネルＭＯ８Ｉ−ランジスタのいず石、力）一方
の基板がバイアスぎわ、６゜そのときＣＭＯＳデバイス
に電力が加えられる。

以下、本発明の実施例を付図について詳しく６シ明する
。

第１ａ図力）ら、本発明の装置および方法が適用される
ＣＭＯＳデバイスαＧが示されている。Ｃ〜ＩＯＳデバ
イス曲は、普通ンリコンで作らｎ６Ｐ型単結晶半導体ｕ
ｚの本体を含む。Ｎ＋材料の第１領域α４およびＮ＋材
料の第２領域ＬＩＧが本体ａｚにデポジット５れていζ
）、Ｊ第１領域■および第２領域ｕＱにそれぞれデポジ
ットされた第１メタライズ層α＆ナラびに第２メクライ
ズＩＩＩｃＡは、その接点を構成している。ａｌ酸［ヒ
物１−（２）が本体μ２の上にあ６つ第３メタライズ１
＃営滲が第１酸化物層（ハ）の上にあ舎。

力）くて前述のデバイスは、ゲートか第３メタライズ１
ψＣ２４１に接続さイ１１．ドレインが第２メクライズ
層ＣＡｉこ接続され、ソースが第１メクライズｌφ賭ｔ
こ接続され、ているＮチャンネルＭＱＳ）ランジスタを
含む。ＮチャンネルＭＯＳトランジスタの基板は本体α
２である。第１ｂ図では、基板はＢで表わさｎている。

ＰチャンネルＭＯＳトランジスタは、本体α２の中のＮ
型くぼみ翰に作られている。Ｐ＋材料の第３領域Ｇ２お
よびＰ＋材料の第４領域（財）はＮ型くぼみ（至）の中
にある。第４および第５メタライズ層叩と儲はそｎ、ぞ
れ、第３および第４Ｐ＋領域０２と（ロ）の上にあって
、第３および第４Ｐ＋領域ｃ（２と［有］−こ対する接
続をそｎ、ぞわ、構成している。第２酸化物ｆ＃　ｔ４
ＱかＮ型くぼみ−の上にある。第６メタライズ１−（４
つが第２酸化物層四の上にある。力）くてＰチャンネル
ＭＯＳトランジスタが作られる。Ｐチャ／ネルＭＯＳト
ラノジスタζスソース（第５メタライズ層−に接続され
／））と、ゲート（第６メタライズ層（４ｚ＃ｃ接続さ
れる）と、ドレイン（第４メタうイズ層−に接続され６
）と、基板（Ｎ型くぼみ圓）とを含む。これは第１ｂ図
に概略的に示されている。

普通、ＣＭ　ＯＳデバイスでは、正電圧源ｖＤＤかＰチ
ャンネルＭＯＳトランジスタのソースにカロえらｎ％Ｎ
チャンネルＭＯＳトランジスタのソースは大地（ＧＮＤ
　）＋こ接続される。ＣＭＯＳデバイス（ｌｒＪで（ズ
、ＶＤＤは第６メタライズ１−例に接続されている。

第２因刀）ら、もう１つのＣ〜ｔＯＳデバイス（１１０
）が示ｇｎ、Ｔい６゜ＣＭＯＳデバイス（１１０）　Ｇ
；ｔＦＪ　１８図に示ざｎたＣＭＯＳデバイス（ＩＯｌ
とその回路性能が同じである。し７Ｊ）シ第２■に見ら
れ６通り、ＣＭ　ＯＳ　（１１０）は本体（１１２）に
あるＰチャンネルＭＯＳトランジスタと１本体（１１２
）の中６ζあ６Ｐ型くぼみ（１３０）　ｉこあるＮチャ
ンネルＭＯＳトランジスタとを含む。

ラッチアップ゛は、ＰチャンネルＭｏ５Ｆ−ｙンジスタ
内の領域と隣接子６ＮチャンネルＭＯＳトラノノスタ内
の領域との相互接続の結果として生じる状態である。第
３図Ｖ）ら、ＣＭ　ＯＳデバイスＯＱまたはＣＭＯＳデ
バイス（１１０）の相互接続の概略回路図が示されでい
る。第３図に示さｎ、ているＰＮＰバイポーラ・トラン
ジスタ（２）は、Ｎ領域（第１ａ口のＮ型くぼみ（至）
、荻たは第２図のＮ型本体（１１２））ｉこ接続された
Ｐ領域（３４またはｌ３４）とＰ領域（第１ａはのＰ型
本体ｕｚまたは第２図のＰ型くぼみ（１３０）　）との
相互接続の結果である。ＮＰＮバイポーラ・トランジス
タ（４）は、Ｐ領域（第１ａ図のＰ型本体Ｏ２または第
２１ＡのＰ型くぼみ（１３０）　６ζ棲続さＶ、たＮ領
域（第１ａ図のＮ型くぼみ（至）または第２囚のＮ型本
体（１１２）とＮ領域（１４または１１４）との相互接
続の結果である。以下、ｉｌ　ａ図のＣＭＯＳデバイス
ｔ１１Ｊについてのみ説明する。しっ）し前述の通り明
ら力）１こ、ラッチアップの問題と共４ζ、ランチアン
プの問題を解決する本発明の回路と方法は、第２図のＣ
＋ｖｉＯＳデバイス（１１０）　ＩＣも等しく適用され
、る。

ラッチアップＣズＰ本体ｕ２かＮ頌域■よりも大きい正
となるときに生し、それｔＣよってＮＰＮ　トランジス
タ（４１４；！ターンオンさｎ６゜ＮＰＮト士ンンスタ
がターンオンすると、？Ｊ型くぼみ田はｖＤＤより低い
電圧をζなる。Ｎ型くぼみ（至）がｖＩ）’ｌ）より十
分低い値まで降下すると、そｎ、はＰＮＰトランジスタ
（２１’ｉミーターンオンせる。こｎ、は順次、Ｐ本体
ｕ′２１をさらに高い正電圧にして、ＮＰＮト→７ノス
タ（４）をさらにターンオンさせる。要すかこ、ラッチ
アップは誤ったサイクルである点において正ｉ還ｈｃｌ
Ｕてぃ６つラッチアップが生じると、唯一の手段はＣＭ
　Ｑ　Ｓデバイスａａ＋Ｓワーダウンして次にゆつ（つ
とパワーア°ンプすることであ◇。

Ｐ本体ｔｌ力が正になってＮＰＮトラノノスン；４１を
ターンオンさせ６代表的な原因（４丁べて、０４〜１０
Ｓデバイス四のパワーアップ段階憂こ生じ６のが普通で
ある。こイ１．らはｌ）Ｐ本体＋１７４を正電圧にする
”　Ｄ　Ｄ　！：Ｐ不体α２との間の容！を結合を含み
；２）Ｎ＋の第２領域１１６１の近くのＰ本体ａ”ａ＋
ｃおける衝突イオン化は電子ホール対を作る原因となに
とがあり、ホールはＰ本体α２を移動して正電圧を作る
：また３）　Ｐ＋の第３領域Ｇ２の近くのＮ型くぼみ（
至）かこおける衝突イオン化も電子ホール対を作る原因
となることがある。電子はくぼみ（７）の中に掃き込才
わて、くぼみ艶をｖＤＤより低い正にし、それによって
ラッチアップ工程を開始させる。

第４図り）ら、ラッチアップを制御する０ＭＯ８（ｌＯ
または１１０）と共に使用するの正こ適した本発明の装
置（６）が示されている。装置（６）は、ｖＤＤとＰチ
ャンネルＭＯＳトランジスタの′ソースとの間に接続さ
れた第ｌＭＯＳエンハンスメノト型トランジスタ印を含
む。制御装［１（５シ（第５図に詳しく示されている〕
は第１トランジスタ６ＩＩＩｌの作動を制御子６゜第１
基板ポンプ（５ｆＯかＮ型くぼみ■シこ接続さｎ７てい
る。４２Ｍ０Ｓエンハンスメント型トランジスタ（５６
）もＮ型くぼみをＶ　Ｄ　ｖ　に接続子６゜第２基板ポ
ンプ（５８）がＰ本体１Ｊｚ１こ接続されテイル。第１
トｅ／／ス”Ｉｌ＋０１にｆｔ圧ｉｊ？、ＶＤＤＥｃＭ
ＯＳデバイスＨ＋ｃ接続したり、切り離したりする。制
御装置（５おは、電圧源Ｖ　１）　０　’ｉ−ＣＭ　Ｏ
ＳデバイスαＱに接続したり、切り離すように第１トラ
ンジスタ５０７ｉ−制御する。第１基板ポンプ（５４〕
はＰチャンネル・トランジスタの基板（Ｐ本体ｔｌＺ　
）　Ｋバイアスさせるが、第２基板ポンプ（５８）はＮ
チャンネル・トランジスタの基板（Ｎ型くぼみｔ３０１
）（−バイアスさせる。制御装置（５シは、パワーアッ
プの間蔽こ電圧源”Ｄｌ）そＣ＋Ｖ１０　Ｓデバイス四
から切Ｉｌ！し、乃）つＰチャンネル・トランジスタま
たはＮチャンネル・トランジスタのいずわ小の基板がバ
イアスされて力）ら電圧源ｖ１．）υをＣ〜ｆＯｓデバ
イス凹にｆ＃続丁６ように、第１トランジスタ（５ｃｊ
８制御丁６゜ＶＤＩＪは両基板がバイアスされて小ら接
続されるほうが望ましい。

第５図Ｖ）ら、制御装＃（５■が詳しく示さゎ、てぃ６
゜Ｐ本体α２の電圧ｖＢＢは第３デイブレツシヨノ型ト
ランンスタ（６０）のゲートに加えられ、る。第３ヂイ
ブレツシヨノ型トランジスタ（６０）のドレイ／は、第
４デイプレツノヨン型トランジスタ（６２１のソースお
よびゲートに接続されている。第３ヂイブレツシヨ／型
トラ／ジスタ（６０）のドレインは、第５エンハンスメ
ント型トラノジスタ（６４）のゲートにも接続されてい
る。第５工／ハンスメント型トランジスタ（６すのドレ
インは、第６デイプレツンヨノ型トラ／ノスタ（６Φの
ソースおよびゲートｊｃｍＶｃさイア、てい６゜第５エ
ンハンスメント型トラノジスタ（６４）のドレインは、
５ｇ７エンハンスメント型トランジスタ（６８）のゲー
トにも接続されている。第７エンハンスメント型トラン
ソスタ（６８）のトレインは第８デイプレツシヨン型ト
ランジスタ（７０ンのソースおよびゲートに接続されて
いる。第７エンハンスメント型トランンスタ（６８）の
ドレインは第９エンハンスメノト型トラノンスタ（７２
）のゲートに接続されている。第９エノハンスメノト型
トランジスタ（７りのドレイ／は、第１Ｏテイプレツシ
ヨン型トランジスタ（７４）のソースおよびゲートに接
続されている。第４、嘉６．１ｊＩ８および第１Ｏデイ
プレツンヨン型トラ／ンスタ（６２）　、　（６６、）
。

（７０）ならびζこ（７滲はそｎ、ぞｎ、そのトレイン
がすべて電圧源ＶＤ１）ｉｃ接続さｎ、てい６゜第９エ
ンハノスメント型トランジスタ（７りのドレイ／は出力
φＲＥＳを構成する〇 φＲＥ　Ｓは第１１エンハンスメント型トランシフ、　
’）　（７６）のゲートｔＣ接続ざわ、てい６゜Ｍｌｌ
エノハンスメント型トランンスタ（７６）のドレインは
第１トランジスタｃｉＱのゲートに接続ざわ、てぃ６゜
第１１エンハ／スメント型トランノスク（７ωのトレイ
ンは、第１基板ポンプ（５４）の回路と同じ回路にも接
゛続され、ている。

第６図心ら、第１基板ポンプ（５４）の概略回路因か示
されている。第１基板ポンプ（５ツは第１３エンハンス
メント型トランジスタ（８すを含むが、そのソースはＮ
型くぼみ（７）に接続さｎ７．またそのゲートおよびド
レインは共ｌｃ第１４エンハノスメント型トランジスタ
（８６）のゲートに接続ざわ、でいる。

第１４エンハンスメント型トランジスタ（８６）のソー
スおよびドレインはφＯ３Ｃ力）らの信号をともに受信
するように接続されている。第１３エンハンスメント型
トランジスタ（圓のドレインは第１５エンハンスメント
型トランジスタ（８８）の７−スーこ接続されていう。

第１５エンハンスメント型ト→ンジスタ（羽）のゲート
およびドレインは共にｖＤＤに接続されている。

第７図の）ら、第２基板ポンプ（５８）の概略回路図が
示ざｎ、ている。嘉２基板ポンプ（５８）は第１インバ
ータ（９０）　、第２インバータ（９２）　、およびに
３インバータ（９４）を含む。第１．第２および第３の
各インバータ（９０）ｌ　（９２３、（９４）は去れぞ
れ他のインバータの入力として供給される１個のインバ
ータの出力と共に接続されている。第３イ／バータ（９
４）の出力はφＯ８Ｃであう。φＯ８Ｃは他の接続に加
えて、コンデンサ（（イ）にも接続されている。コンデ
ンサ（９６）は第１６エンハンスメノト型トランンスタ
（９８）　ｉこ結合されるが、そのトレインおよびゲー
トはコンデンサ（９６）　に接続され、ている。第１６
エンハンスメント型トランジスタ（９８）のソースは。

大地電圧であるｖｓｓ’に接続されている。第１６エン
ハンスメント型トランジスタ（９８）は第１７トランジ
スタ（１００）のソースにも接続さｎ、ているか。

第１７トランジスタ（１００）のゲートおよびドレイン
は共にＰ本体ｕｚ、ｖＢＢに接続されている。

本発明の装置（６）の作動中に、電力ＶＤＤが最初ＣＯ
Ｍ　Ｓデバイスｔｌ［Ｉｉこ供給されるとき、Ｐ本体ｕ
７Ｊの正電圧Ｖ　Ｂ　Ｂ　４ズ最初わずｎ）に正である
と思われも。制御回路（５２）を通る正のｖＢＢは、ハ
イ・レベルφＲＢＳを作ると思わわ、る。φＲｇＳか１
１イ　レベルであるとき％第１１エンハンスメント・ト
ランジスタ（７６）は導通し、それによってｖＤＤから
第１トランジスタ５Ｇを経てＣＭＯＳデバイス四に電流
が流ｎ、ないようにする。７１）＜て、まず第１トラン
ジスタ５αかターンオフされる。正のｖＢＢはＮＰＮト
ランジスタ（４）ヲターンオンさせるか。

ラッチアップが生じないのは、ＰＮＰトランジスタ（２
）のエミッタ電流が流れず、丁なわちｖＤＤがＰＮＰト
ランジスタ（２）に接続されないからである。

７ｂ（て、パワーアップの初期段階でハ士ツチアッグは
存在しない。

電力がターンオンされると、１カは第１、第２、および
第３インバータ（９０）　、　（９２）ならびに（９ツ
にそれぞれ供給される。インバータか奇数個あるので。

３個のインバータはハイとローとの間で絶えず振動し％
絶えず振動する波形を作６゜これが信号φＯ８Ｃである
。φ０５（ｊ２コンデンサ（９０１ζ供給され、６とと
もをこ制御回路（５２）および第１基板ポンプ（５４月
こ供給される。φＯ８Ｃか振動Ｔ６と。

ｖＢＢはＶｓｓより低い負電圧Ｃζ降下ざａ、る。φＯ
８ＣはｖＢＢを最初の正電圧からゼロまで下げ。

さらに−１，５ＶＯ）ような少し負の電圧まで下げろ。

その時点で、ｖＢＢは第３デイプレツンヨン・トランジ
スタ（６０）のドレイン電流が減少されるだけ負トなる
。ディプレッション・トランジスタ（６０）の電流が減
少されると、φＲＦＪＳはロー・レベルになる。こわは
第１１トランジスタ（７６）　（＝ターンオフさせる。

第１トランジスタ１５Ｑをターンオフさせ６ためには、
第１トランジスタｌ５ｒｊのゲートは正酸庄にざわ。

なければならない。小くて、第１トランジスタ６１のゲ
ートに接続される、第１基板ポンプ（５乃に似たポンプ
か゛電圧を事実上Ｏｖ力）ら上げ始める。φＯ８Ｃがコ
ンデンサのような作用を丁６第１８トランジスタ（８つ
多ζ達Ｔ６と、φＯ８Ｃは第１９トランジスタ（７８〕
をターンオンさせ６゜φＯ８Ｃの各振動によって、そわ
ば第１トランジスタ６αのゲートの電圧を次第に増加さ
せる。第１トランジスタｔ５［１のゲートに現わｎ、る
正電圧はそｖ、（−ターンオンさせる。ゲート電圧が増
加するにつｎ、て、第１トランジスタ６ωのソースに現
わわる電圧も増加する。トランジスタ印のゲートに現わ
ｎる電圧かｖＤＤを越えると、トランジスタ５Ｇのソー
スはＶＤＤまで自由に接近する。

ＣＭＯＳデバイス（ＩＱはいまパワーアップされている
が、Ｐ本体α２の電圧は％ＮＰＮ　Ｉ−ランジスタ（４
）がターンオンされないのでラッチアップか生じないよ
うな負電圧である。さらに、第２基板ポンプ（喝は、Ｖ
ＢＢか約−３ｖになるまでそのポンプ活力を続ける。か
くてその後、Ｐ本体（１ｚの１圧の結果としてラッチア
ップが起こるように、Ｐ本体Ｑ２の電圧はｌ’ＪＰＮ　
ｌ−ランジスタ（４）をターンオンさせる正方向に幅広
い電圧のスイツタを持たなけｎばならない。

第１トランジスタ５Ｉかターンオフされるとき。

第２基板ポンプ（５８９によってＰ本体α２の′１圧が
最初ポンプ・ダウンされる時間から、第１トランジスタ
６ｅのドレインＩＣＶ　Ｄ　Ｄが供給される時間までの
間に、第２トランジスタ（２））および第１基板ボ／プ
（５４）はＮ型くぼみ（至）の電圧をｖｌＪＤの電圧以
上に上げる。”ＤＤが５ｖ８度であれば、第２トランジ
スタ（５６）および第１基板ポンプ（５４）はそれを約
８ｖまで上げると思われる。こｎ、を達成する機構は次
の通りである。ＴなわちｖＤＤがまず加えられるとき、
第２トランジスタ（５６）はそのゲートがドレインに結
合されて、自らを導通させ、Ｎ型くぼみ（７）の電圧を
直ちにＶＤＤ以下のしきい値まで下げる。Ｖｌ）Ｄが５
ｖであ６ならば、＠２トランジスタ（５６）はそれを約
４ｖ１こ丁６゜その後。

第１基板ポンプ（５４）はＮ型くぼみ（至）を約４ｖカ
）ら約８Ｖまで、説明中の時間内に上げる必要がある。

この時間中に、同じ型のポンプは第１ト→ンジスクＩ５
αのゲートの電圧を約Ｏｖカ）ら約８ｖまで上げる必要
がある。

第１トランジスタＳＯのゲートは％　ＶＢＢｉこ十分に
負の電圧が加えられてφＲＥＳをローにさせるまで、上
昇されないであろう。Ｎ型くぼみ■は。

第１トランジスタ軸のゲートがその正変移を開始すると
きに明ら力）にｖＤＤを越えて上昇されるであろう。

要する憂こ、第１トランジスタ６（１がＣＭＯＳデ／＜
イスｌｌｌ［Ｉに”ＤＤを供給しているときまでに、Ｐ
本体ｕｚとＮ型くぼみＧ（１はいずれも、Ｎチャンネル
〜１Ｏ８）ランジスタならびにＰチャンネルＭＯＳトラ
ンジスタ用の基板接続であるので、そわ、ぞれ、十分に
バイアスされてＰＮＰ　ｌ−ランジスタ＋２１モＮＰＮ
トラ／ノスタ（４）もターンオンされ、ず、そｎ、１こ
よってラッチアップが回避される。

いったん電力か加えられてＣＭ　ＯＳデバイスＯＱが定
常状態で作動するようになると、大きな電圧スイツタが
ｖＢＢをその負電圧から正電圧にさせるというありそう
もない場合に、ｖＢＢの正電圧は第３デイプレツシヨン
・トランジスタ（６０）のドレイン電流を増加させるで
あろう。こｎはφＲＥＳをハイ・レベルにさせる。φＲ
ＥＳがハイになると、　ｉｔｌ　１　トランジスタ（７
のがターンオンさｎ。

そｆ’１．ｉこまって第１トランジスタ６かターンオフ
される。この場合もまた。これは最初のパワーアップ段
階憂こ似た状況であり、う′ノチアップはＰＮＰトラン
ジスタ（２）のエミッタ電流が流ｎないので回避ぎわ、
る。

前述の通り１本発明の装置および方法は任意な形のメモ
リ、論理または制御デバイスに組み立てられたＣＭＯＳ
デバイス０Ｑまたは０ＭＯ８−ｆ／＜イス（１１０）の
いずわ、にも適用し得ることを認識子べきである。

さらに、本発明の装置および方法は大地電圧とＮチャン
ネル１ｖｉＯＳトランジスタとの錫１に第１トランジス
タロωを挿入することによって適用することかできる。

第１トランジスタ６０）はＰチャンネル１こさｎ、ｖ）
つ大地電圧とＮチャンネルＭＯＳトランジスタのソース
との間に挿入さｒｌにとかあう。

基板φこバイアスを与えて第１トラノジスタＳαのゲー
トを制御するのに用いられるトランジスタの丁べては、
そのときＰチャンネルでなければならず。

また制御部分（５りの信号の極性はこの場合のために逆
にされる必要がある。

本発明の装置および方法の利点は、パワーアップの際に
ラッチアップか回避されることである。

ざらに、ラッチアップを生じさせる条件がＣＭＯＳデバ
イスの定常状態の作動中に生じるというありそうもない
場合には、装置もその条件を修正され。

るであろう。

【図面の簡単な説明】

第１ａ図はＮチャンネルＭＯＳトランジスタおよびＰチ
ャンネルＭＯＳトランジスタをそれぞｎ、構成する。Ｎ
型くぼみを持つＰ本体を示すＣＭＯＳデバイスの概略断
面図、第１ｂ図は第Ｈａ図のＰチャンネルＭＯＳトラン
ジスタおよびＮチャンネルＭＯ８Ｉ−ランジスタの回路
図、第２因はＰチャンネルＭＯＳトランジスタおよびＮ
チャンネルＭＯＳトランジスタをそれぞわ、示す、Ｎ本
体およびＰ型くぼみを持つもう１つのＣＭＯＳデバイス
の概略断面図、第３図は第１図またはＷ７Ｚ２図の寄生
バイポーラ網の概略回路図、第４因は本発明の装置を持
つ寄生バイポーラ網の概略回路図、第５囚は第４図に示
された制御装置の概略回路図。 第６因は第４図に示ざｎ、た＠ｌ基板ポンプの概略図、
第７図は第４図に示さｎ、た第２基板ポンプの概略回路
図であう。 ２・・・・・・・・・・・　ＰＮＰ）ラノジスタ１１・
・・・・・・・・　ＮＰＮトランジスタ１０．１１０・
・・・・・　ＣＭ　ＯＳデバイス１２．１１２・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・　本体１４．１１４．１６
，１１６，３２，１３２．３４．１３４・・　領域３０
．１３０・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・　くぼみ１
８．２０，２４．３６．３８．４２・・・・・・・・・
・・・・・・・・・・・・　メタライズ層２２．４０・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・　酸化物層１
３・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・基
板ｖＤＤ・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・　正電圧源Ｇ
ＮＤ・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・　大地電圧１
ヨエ［Ｅｒ−２−

Claims (12)

【特許請求の範囲】
1. （１）少なくとも１個のＰチャンネルＭＯＳトランジス
   タと１個のＮチャンネルＭＯＳトランジスタとを備える
   ＣＭＯＳデバイスの前記各トランジスタがソース、ドレ
   イン、ゲートおよび基板を有する、電圧源によつて電力
   を供給される前記ＣＭＯＳデバイスのラッチアップを防
   止する回路であつて、 前記電圧源と前記ＣＭＯＳデバイスとの間に接続されて
   前記電圧源を前記ＣＭＯＳデバイスに接続したり、切り
   離す第１トランジスタ装置と、 前記電圧源を前記ＣＭＯＳデバイスに接続したり、切り
   離す前記第１トランジスタ装置を制御する装置と、 前記Ｐチャンネル・トランジスタまたはＮチャンネル・
   トランジスタの基板の１つにバイアスを与える装置であ
   り、前記制御装置はパワーアップの間に前記電圧源を前
   記ＣＭＯＳデバイスから切り離しかつ前記Ｐチャンネル
   ・トランジスタまたはＮチャンネル・トランジスタの前
   記基板がバイアスされてから前記電圧源を前記ＣＭＯＳ
   デバイスに接続する、前記バイアスを与える装置と、 を含むことを特徴とするラッチアップ防止回路。
2. （２）前記電圧源が正電圧源であることを特徴とする特
   許請求の範囲第１項記載の回路。
3. （３）前記第１トランジスタ装置は前記正電圧源と前記
   ＰチャンネルＭＯＳトランジスタのソースとの間に接続
   されていることを特徴とする特許請求の範囲第２項記載
   の回路。
4. （４）前記第１トランジスタ装置は大地電圧と前記Ｎチ
   ャンネルＭＯＳトランジスタのソースとの間に接続され
   ていることを特徴とする特許請求の範囲第２項記載の回
   路。
5. （５）前記Ｐチャンネル・トランジスタまたはＮチャン
   ネル・トランジスタの他の基板にバイアスを与える装置
   をさらに含むことを特徴とし、かつ 前記制御装置は前記基板がバイアスされてから前記電圧
   源を前記ＣＭＯＳデバイスに接続する、ことを特徴とす
   る特許請求の範囲第１項記載の回路。
6. （６）前記バイアスを与える装置は前記ＰチャンネルＭ
   ＯＳトランジスタの基板に正電圧を加える第１電荷ポン
   プと、前記ＮチャンネルＭＯＳトランジスタの基板に負
   電圧を加える第２電荷ポンプとを含むことを特徴とする
   特許請求の範囲第５項記載の回路。
7. （７）前記制御装置は前記ＰチャンネルＭＯＳトランジ
   スタまたＮチャンネルＭＯＳトランジスタのうちの１つ
   の基板の電圧偏差に応動し、また前記第１トランジスタ
   を制御する前記制御装置は前記偏差がラッチアップを生
   じさせる場合に前記電圧源を前記ＣＭＯＳデバイスから
   切り離す、ことを特徴とする特許請求の範囲第１項記載
   の回路。
8. （８）前記制御装置は前記Ｎチャンネル・トランジスタ
   の基板の電圧の偏差に応動することを特徴とする特許請
   求の範囲第７項記載の回路。
9. （９）１個のＰチャンネルＭＯＳトランジスタと１個の
   ＮチャンネルＭＯＳトランジスタとを備えるＣＭＯＳデ
   バイスの前記各トランジスタがソース、ドレイン、ゲー
   トおよび基板を有する、前記ＣＭＯＳデバイスに電力を
   加える間のラッチアップを防止するように前記ＣＭＯＳ
   デバイスを作動させる方法であつて、 前記ＰチャンネルＭＯＳトランジスタまたは前記Ｎチャ
   ンネルＭＯＳトランジスタの基板のうちの１つにバイア
   スを与える段階と、次に前記電力を前記ＣＭＯＳデバイ
   スに加える段階と、 を含むことを特徴とする方法。
10. （１０）前記電力は前記ＰチャンネルＭＯＳトランジス
    タのソースに加えられる正電圧源を含むことを特徴とす
    る特許請求の範囲第９項記載の方法。
11. （１１）前記ＣＭＯＳデバイスに電力を加える前に、前
    記ＰチャンネルＭＯＳトランジスタまたは前記Ｎチャン
    ネルＭＯＳトランジスタの他の基板にバイアスを与える
    段階をさらに含むことを特徴とする特許請求の範囲第９
    項記載の方法。
12. （１２）前記ＮチャンネルＭＯＳトランジスタの基板の
    電圧がラッチアップを生じさせる場合に、前記ＣＭＯＳ
    デバイスから前記電力を切り離す段階をさらに含むこと
    を特徴とする特許請求の範囲第１１項記載の方法。