JPH02260661A - アクティブマトリックス液晶表示素子用薄膜トランジスタ - Google Patents

アクティブマトリックス液晶表示素子用薄膜トランジスタ

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JPH02260661A
JPH02260661A JP1339905A JP33990589A JPH02260661A JP H02260661 A JPH02260661 A JP H02260661A JP 1339905 A JP1339905 A JP 1339905A JP 33990589 A JP33990589 A JP 33990589A JP H02260661 A JPH02260661 A JP H02260661A
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siox
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film transistor
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  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ａ、　産業上の利用分野 本発明は、アクティブマトリックス液晶表示素子（ＬＣ
Ｄ）に使用される薄膜トランジスタ（ＴＰＴ）に関する
ものである。
ｂ、　従来の技術 一般に、薄膜トランジスタを利用したアクティブマトリ
ックス液晶表示素子は低消費の電力駆動。
薄形、軽量及び高品質の画質を実現し得る長所があるの
で、ＴＶ画面の表示素子として広く使われている。
Ｃ０発明が解決しようとする課題 しかし、上記アクティブマトリックス液晶表示素子に使
われる薄膜トランジスタは、その製造時に各種のパター
ンを形成しなければならないので、数回の写真蝕刻の工
程を実施しなければならず、従って生産の歩留りが低い
という大きな問題点を有している。
上記の工程によって製造される薄膜トランジスタの積層
構造のゲート絶縁層は、Ｖｌ膜トランジスタの特性に一
番多大な影響を及ぼすばかりでなく、ゲート電極とソー
ス電極との交差部分を電気的に分離（絶縁）させる役割
をする。
ところが、従来の薄膜トランジスタは、ゲート絶縁層及
び非晶質シリコン層が弱化されてゲート電極とソース電
極との交差部分で短絡現象を生じるという問題点が指摘
されている。更に詳述すれば、従来の構造においては、
通常、厚さ３に人のＳｉＯｘからなるゲート絶縁層の膜
を一層だけ形成するようにしていたので、このように形
成された単層構造のゲート絶縁層に多数の小さい孔（ピ
ンホール）を生ずる場合があり、この小さい孔の存在に
よりゲート及びソース電極間の短絡現象を生じるおそれ
がある。
また、従来の薄膜トランジスタのゲート絶縁層（膜）と
してはＳｉＯｘだけを使用していたので、しきい値電圧
（スレショ・−ルド電圧）が５ボルト以上になると、相
対的に電界効果による移動度がＱ、ｌ　〜０．３ｃｄ　
／Ｖ、ｓｅｃになるが、このような状態の薄膜トラン１
ジスタであっても液晶を動作させ得るが、歩留りの向上
及び良質の特性を得ることができないのが実状である。
本発明はこのような実状に鑑みてなされたものであって
、本発明の主目的は、ゲート電極の絶縁層を二重構造に
形成し、そして上記ゲート電極の絶縁層上に形成される
非晶質シリコン層の間に一定の厚さの５ｉＮ（窒化硅素
）膜を形成させることによって、ゲート電極とソース電
極との間の短絡を防止し得るようにしたアクティブマト
リックス液晶表示素子用薄膜トランジスタを提供するこ
とにある。
また、本発明の他の目的は、ＳｉＯｘ　（酸化硅素）か
らなるゲート電極の絶縁層上に形成された非晶質シリコ
ン層に硼素又は燐をドーピングすることにより、特性の
向上を図り得るようなアクティブマトリックス液晶表示
素子用薄膜トランジスタを提供することにある。
ｄ、　課題を解決するための手段 既述の課題を解決するために、本発明では、ゲート電極
２を絶縁するＳｉＯｘ絶縁層を二重構造にすると共に、
上記ＳｉＯｘ絶縁層上に積層される非晶質シリコン層の
中間部にＳｉＮ［９を形成するようにしている。
以下、本発明の一実施例に付き第１図を参照して説明す
る。
第１図は本発明に係るアクティブマトリックス液晶表示
素子用薄膜トランジスタの積層構造を示すものであって
、この薄膜トランジスタは次のようにして製造される。
すなわち、まず始めに、ＩＴＯ（酸化インジウム・スズ
膜）が蒸着されたガラス基板ｌ上に５ｉＮＯ層９（キャ
パシターパターン）を形成し、その上に厚さ３に人のＳ
ｉＯｘ　（酸化硅素）膜１０をコーティングする。
このＳｉＯｘ膜１０上にＩＴＯ及びＣｒ　（クロム）を
順次蒸着した後に、ゲート電極２のパターン及びＩＴＯ
画素１１のパターンを作り、次いで上記ゲート電極２と
後に製造されるソース電極７との絶縁のために、ＳｉＯ
ｘ絶縁層３を形成する。この場合、ピンホールの発生を
防止し、ゲート電極２とソース電極７との両電橿間の短
絡を有効に防止するために、本例においては、上記Ｓｉ
Ｏｘ絶縁層３を二重構造の絶縁層３ａ、　３ｂで構成す
るようにしている。具体的には、第１のＳｉＯｘ絶縁層
３ａをＳ　ｉｏｘ膜１０及びゲート電極２上に形成し、
この第１のＳ＋Ｏｘ絶縁層３ａ上に３に人の厚さの第２
のＳｉＯｘ絶縁層３ｂをさらに形成して二重構造のＳｉ
Ｏｘ絶縁層３を形成する。このようにしてゲート電極２
とソース電極７を絶縁するための二重構造のＳｉＯｘ絶
縁層３を形成した後に、半導体膜内においてもゲート電
極２とソース電極７との間の漏洩電流を防止するために
上記二重構造のＳｉＯχ絶縁層３上に形成される各々厚
さ１に人の非晶質シリコン（α−５ｉ）層４ａ、　４ｂ
の間に、厚さ１−１００人のＳｉＮ膜５を形成し、その
ＳｉＮ膜５上に抵抗層であるｎ４　非晶質シリコン層６
及びＡ’１金属１ｉ橿７，１２を順次に蒸着形成する。
なお、図面において、電極７はソース電極であり、電極
１２はドレイン電極である。
このような半導体膜のパターンを形成するに当っては、
乾式エツチング工程を利用して半導体膜をエツチングす
るが、この時、エツチングガスはシリコン膜のみをエツ
チング除去するため、ゲート電極２とソース電極７との
間の短絡も防止し得る。
また、上記の非晶質シリコン層４を形成させる時、硼素
（Ｂ）又は燐（Ｐ）を０．１〜ｌ　ＰＰＭの濃度でドー
ピングすると、薄膜トランジスタのしきい値電圧が低く
なり、また電界効果による移動度が高まる。
このようにして製造された薄膜トランジスタはしきい値
電圧が１ないし２ボルトに低くなるが、しかし電界効果
による移動度は相対的に０．５−ｃｊ／Ｖ、ｓｅｃ以上
となる良質の薄膜トランジスタを得ることができる。
ｅ、　発明の効果 以上の如く、本発明は、薄膜トランジスタの積層構造に
おけるゲート電極絶縁用のＳｉＯｘ絶縁層を二重構造に
し、かつこの層上に積層される非晶質シリコン層の中に
ＳｉＮ膜（厚さは例えば１〜１００人）を形成さ１せる
ようにしたものであるから、ゲート電極とソース電極と
の間の電流の漏洩及び短絡の発生を防止し得るばかりで
なく、製造歩留りを向上させることができ、しきい値電
圧が従来のものより１ないし２ボルト低くすることがで
き、電界効果による移動度は相対的に高められ、良質の
薄膜トランジスタ特性を得ることができる。
【図面の簡単な説明】
第１図は本発明に係るアクティブマトリックス液晶表示
素子用薄膜トランジスタの一実施例を示す断面図である
。 １・・・ガラス基板、　　　２・・・ゲート電極、３・
・・ゲート絶縁層としてのＳｉＯｘ絶縁層、３ａ・・・
第１のＳｉＯｘ絶縁層、３ｂ・・・第２のＳｉＯｘ絶縁
層、４ａ、　４ｂ・・・非晶質シリコン層、５・・・Ｓ
ｉＮ膜、 ７・・・ＡＩ金属電橿（ソース電極）、１２・・・ＡＩ
金属電極（ドレイン電極）。

Claims (4)

    【特許請求の範囲】
  1. （１）ゲート電極２を絶縁するＳｉＯｘ絶縁層３を二重
    構造にすると共に、上記ＳｉＯｘ絶縁層３上に積層され
    る非晶質シリコン層４ａ、４ｂの間にＳｉＮ膜５を形成
    したことを特徴とするアクティブマトリックス液晶表示
    素子用薄膜トランジスタ。
  2. （２）上記非晶質シリコン層４ａ、４ｂの間に形成され
    る上記ＳｉＮ膜５の厚さは、１〜１００Åであることを
    特徴とする特許請求の範囲第（１）項に記載のアクティ
    ブマトリックス液晶表示素子用薄膜トランジスタ。
  3. （３）上記ゲート電極２を絶縁する上記ＳｉＯｘ層３上
    に形成された非晶質シリコン層４に一定の濃度の燐又は
    硼素をドーピングしたことを特徴とする特許請求の範囲
    第（１）項に記載のアクティブマトリックス液晶表示素
    子用薄膜トランジスタ。
  4. （４）上記非晶質シリコン層４にドーピングする燐又は
    硼素の濃度は０．１〜１ＰＰＭであることを特徴とする
    特許請求の範囲第（３）項に記載のアクティブマトリッ
    クス液晶表示素子用トランジスタ。
JP33990589A 1988-12-31 1989-12-27 アクティブマトリックス液晶表示素子用薄膜トランジスタ Expired - Lifetime JPH0644625B2 (ja)

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