JPS6178193A - テレビジヨンチユ−ナの高周波増巾回路 - Google Patents
テレビジヨンチユ−ナの高周波増巾回路Info
- Publication number
- JPS6178193A JPS6178193A JP59200044A JP20004484A JPS6178193A JP S6178193 A JPS6178193 A JP S6178193A JP 59200044 A JP59200044 A JP 59200044A JP 20004484 A JP20004484 A JP 20004484A JP S6178193 A JPS6178193 A JP S6178193A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- high frequency
- amplification circuit
- frequency amplification
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に
〔発明の目的〕本発明はプリント基板！面付けされたチ
ップ型デュアルゲートＭＯ８ＦＺＴを増巾素子とするテ
レビジ１ンチー−すの高周波増巾回路に関するものであ
る。
ップ型デュアルゲートＭＯ８ＦＺＴを増巾素子とするテ
レビジ１ンチー−すの高周波増巾回路に関するものであ
る。
近年、高周波回路素子部品のチップ化が急速に進行して
おり、テレビジ１ンチ−ナにおいても、小型、高密度実
装および高性能化のために大巾に導入されている。しか
し、部品の小型化により、その実装上の高周波特性にお
ける欠点も次第に明らかになシつ＼ある。以下第２図に
よって従来例の欠点を説明する。
おり、テレビジ１ンチ−ナにおいても、小型、高密度実
装および高性能化のために大巾に導入されている。しか
し、部品の小型化により、その実装上の高周波特性にお
ける欠点も次第に明らかになシつ＼ある。以下第２図に
よって従来例の欠点を説明する。
第２図（イ）はチップ型デュアルゲートＭＯ８ＦＫＴ１
の従来の実装例で、２はドレイン、３は第１ゲート、４
は第２ゲート、５はソースのそれぞれの電極を示してい
る。この従来例は５０ ＭＨｚ以下の比較的低い周波数
帯における実装例であるが、以下述べるような問題がお
る。すなわち、チップ部品であるため、信号入力側の第
１ゲート３と出力側のドレイン２との空間距離が非常に
小さいので空間や基板を介して不要な伝送量が発生し、
その値が無視できない程度の値になる。特にテレビジョ
ンチューナにおいては、高周波増巾回路はテレビセット
の利得制御ループを構成するため、この問題は最大利得
制御量を大巾に減少させ、強電界地域での画像の乱れ等
、画質劣化の原因になる。
の従来の実装例で、２はドレイン、３は第１ゲート、４
は第２ゲート、５はソースのそれぞれの電極を示してい
る。この従来例は５０ ＭＨｚ以下の比較的低い周波数
帯における実装例であるが、以下述べるような問題がお
る。すなわち、チップ部品であるため、信号入力側の第
１ゲート３と出力側のドレイン２との空間距離が非常に
小さいので空間や基板を介して不要な伝送量が発生し、
その値が無視できない程度の値になる。特にテレビジョ
ンチューナにおいては、高周波増巾回路はテレビセット
の利得制御ループを構成するため、この問題は最大利得
制御量を大巾に減少させ、強電界地域での画像の乱れ等
、画質劣化の原因になる。
第２図（ロ）はこの問題を改善することを意図した従来
例で、６．７はアースラウンド、８．９は接地用のチッ
プコンデンサである。しかしこの従来例の接地用コンデ
ンサ８．９の接地効果はＶＨＰのローバンドからＶＨＰ
帯までを満足させるには不充分である。したがってチッ
プ型デュアルゲー） ＭＯＳＦＥＴ １の下面に配線さ
れた導電パターンは、第３図（α）の等価回路が示すよ
うに完全なアース電位にはなり得ず、第１ゲート５とド
レイン２との間に結合が残る。以上述べたように、従来
例第２図（ロ）のパターン配置ではアイソレージ１ンの
良好な特性かえられず、かつ最大利得制御量の大巾な改
善は期待することができない。
例で、６．７はアースラウンド、８．９は接地用のチッ
プコンデンサである。しかしこの従来例の接地用コンデ
ンサ８．９の接地効果はＶＨＰのローバンドからＶＨＰ
帯までを満足させるには不充分である。したがってチッ
プ型デュアルゲー） ＭＯＳＦＥＴ １の下面に配線さ
れた導電パターンは、第３図（α）の等価回路が示すよ
うに完全なアース電位にはなり得ず、第１ゲート５とド
レイン２との間に結合が残る。以上述べたように、従来
例第２図（ロ）のパターン配置ではアイソレージ１ンの
良好な特性かえられず、かつ最大利得制御量の大巾な改
善は期待することができない。
本発明はこの問題を解決することを意図するものであっ
て、チップ型デュアルゲー） ＭＯ８Ｉ’ＥＴを高周波
増巾回路の増巾素子とするテレビジランチューナにおい
て、強電界地域におけるＡＧＣ動作が完壁に行なわれ、
画質の良好な映像をうろことのできる高周波増巾回路を
提供することを目的とするものである。
て、チップ型デュアルゲー） ＭＯ８Ｉ’ＥＴを高周波
増巾回路の増巾素子とするテレビジランチューナにおい
て、強電界地域におけるＡＧＣ動作が完壁に行なわれ、
画質の良好な映像をうろことのできる高周波増巾回路を
提供することを目的とするものである。
〔発明の構成〕本発明のテレビジ１ンチェ一すの高周波
増巾回路は、チップ型デエアルゲー） ＭＯ８ＦＩ！ｉ
Ｔを高周波増巾回路の増巾素子とするテレビジランチ為
−すにおいて、プリント基板に面付けされた前記チップ
Ｆ ＭＯ８Ｆ１！：Ｔの相対向する第１ゲートとドレイ
ンの２電極関に導電パターンを設け、この導電パターン
を前記チップ型ＭＯ８１’ｌ！：Ｔの電極のない両側面
の方向に延長し、これをその延長方向に設けたアースラ
ウンドに接続したことを特徴とする。
増巾回路は、チップ型デエアルゲー） ＭＯ８ＦＩ！ｉ
Ｔを高周波増巾回路の増巾素子とするテレビジランチ為
−すにおいて、プリント基板に面付けされた前記チップ
Ｆ ＭＯ８Ｆ１！：Ｔの相対向する第１ゲートとドレイ
ンの２電極関に導電パターンを設け、この導電パターン
を前記チップ型ＭＯ８１’ｌ！：Ｔの電極のない両側面
の方向に延長し、これをその延長方向に設けたアースラ
ウンドに接続したことを特徴とする。
本発明の実施例を第１図について説明する。
同図において１はチップ型デエアルゲートＭＯ８ＦＥＴ
、２はドレイン、５は第１ゲート、４は第２ゲート、５
はソースである。１０は第１ゲート３および第２ゲート
４と、相対向するドレイン２およびソー７５との間に設
けた導電パターンで、チップ型ＭＯ日ＦＩＣＴ １の電
極のない両側面の方向に延長され、配線基板に設けたア
ースラウンド１１．１２に接続されている。
、２はドレイン、５は第１ゲート、４は第２ゲート、５
はソースである。１０は第１ゲート３および第２ゲート
４と、相対向するドレイン２およびソー７５との間に設
けた導電パターンで、チップ型ＭＯ日ＦＩＣＴ １の電
極のない両側面の方向に延長され、配線基板に設けたア
ースラウンド１１．１２に接続されている。
〔発明の効果〕以上述べたように、本発明においては、
第１ゲート５および第２ゲート４と相対向するドレイン
２およびソース５との間に導電パターン１０を設け、そ
の両端をアースラウンド１１．１２１Ｃ接続することＫ
よって第１ゲート３とドレイン２との間を第５図Ｃｂ）
の等価回路が示すように完全に接地した状態にすること
ができる。したがって第１ゲートのラウンドからドレイ
ンのラウンドへの伝送量および高周波増巾回路の利得制
御量を第４図および第５図に示すように大巾に改善する
ことができる。なお、第４図および第５図において、（
イ）は第２図（イ）の従来例、（ロ）は第２図（ロ）の
従来例、（ハ）は本発明の特性をそれぞれ示している。
第１ゲート５および第２ゲート４と相対向するドレイン
２およびソース５との間に導電パターン１０を設け、そ
の両端をアースラウンド１１．１２１Ｃ接続することＫ
よって第１ゲート３とドレイン２との間を第５図Ｃｂ）
の等価回路が示すように完全に接地した状態にすること
ができる。したがって第１ゲートのラウンドからドレイ
ンのラウンドへの伝送量および高周波増巾回路の利得制
御量を第４図および第５図に示すように大巾に改善する
ことができる。なお、第４図および第５図において、（
イ）は第２図（イ）の従来例、（ロ）は第２図（ロ）の
従来例、（ハ）は本発明の特性をそれぞれ示している。
さらに本発明はチップ型デ為アルゲー） １４０８７Ｆ
ｉτをプリント基板に面付けするに当ってラウンド間の
電気的接合を大巾に減少させる利点をも有する。
ｉτをプリント基板に面付けするに当ってラウンド間の
電気的接合を大巾に減少させる利点をも有する。
第１図：本発明のチップ型デュアルゲートＭＯ８ＦＫＴ
のプリント基板への実装の実施例 第２図： （４１４０）ｔｉ従来のチップ型デエアルゲ
ートＭＯ８７に’ｒのプリント基板への実装例第３図：
チップ型デエアルゲートＭＯＥＩ？］！：Ｔの第１ゲー
トとドレイン間の等価回路図で （α）は従来例、Ｃｂ）は本発明 第４図二チップ型デエアルゲートＭＯ１ｌｉＦＫＴの第
１ゲートのラウンドからドレインのラ ウンドへの伝送ｆ（相対値）を示すグ ラフ 第４図二チップ型デエアルゲー） ＭＯ８１’ＦＸＴに
よる高周波増巾回路の利得制御量（３００ＭＨｚ）を示
すグラフ ト・・チップ型デエアルゲートＭＯ８ＰＩＣＴ 。 ２・・・ドレイン、３・・・第１ゲート、４・・・第２
ゲート、５・−・ソース、６．７・・・アースラウンド
、８．９・・・接地コンデンサ、１０・・・導電パター
ン、第１図 第２図 （０）（ＭＨｚ
） 手続補 正 書（方式） 昭和６０年２月グ日 ｔ 事件の表示 昭和５９年特許願第２０００４４号 ２ 発明の名称 テレビジ璽ンチューナの高周波増巾回路五 抽圧をする
者 事件との関係 特ト出願人 ５８２松下電器産業株式会社 ４、代理人
のプリント基板への実装の実施例 第２図： （４１４０）ｔｉ従来のチップ型デエアルゲ
ートＭＯ８７に’ｒのプリント基板への実装例第３図：
チップ型デエアルゲートＭＯＥＩ？］！：Ｔの第１ゲー
トとドレイン間の等価回路図で （α）は従来例、Ｃｂ）は本発明 第４図二チップ型デエアルゲートＭＯ１ｌｉＦＫＴの第
１ゲートのラウンドからドレインのラ ウンドへの伝送ｆ（相対値）を示すグ ラフ 第４図二チップ型デエアルゲー） ＭＯ８１’ＦＸＴに
よる高周波増巾回路の利得制御量（３００ＭＨｚ）を示
すグラフ ト・・チップ型デエアルゲートＭＯ８ＰＩＣＴ 。 ２・・・ドレイン、３・・・第１ゲート、４・・・第２
ゲート、５・−・ソース、６．７・・・アースラウンド
、８．９・・・接地コンデンサ、１０・・・導電パター
ン、第１図 第２図 （０）（ＭＨｚ
） 手続補 正 書（方式） 昭和６０年２月グ日 ｔ 事件の表示 昭和５９年特許願第２０００４４号 ２ 発明の名称 テレビジ璽ンチューナの高周波増巾回路五 抽圧をする
者 事件との関係 特ト出願人 ５８２松下電器産業株式会社 ４、代理人
Claims (1)
- チップ型デュアルゲートＭＯＳＦＥＴを高周波増巾回路
の増巾素子とするテレビジョンチューナにおいて、プリ
ント基板に面付けされた前記チップ型ＭＯＳＦＥＴの相
対向する第１ゲートとドレインの２電極間に導電パター
ンを設け、この導電パターンを前記チップ型ＭＯＳＦＥ
Ｔの電極のない両側面の方向に延長し、これをその延長
方向に設けたアースラウンドを接続したことを特徴とす
るテレビジョンチューナの高周波増巾回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200044A JPS6178193A (ja) | 1984-09-25 | 1984-09-25 | テレビジヨンチユ−ナの高周波増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200044A JPS6178193A (ja) | 1984-09-25 | 1984-09-25 | テレビジヨンチユ−ナの高周波増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6178193A true JPS6178193A (ja) | 1986-04-21 |
| JPH0147034B2 JPH0147034B2 (ja) | 1989-10-12 |
Family
ID=16417891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200044A Granted JPS6178193A (ja) | 1984-09-25 | 1984-09-25 | テレビジヨンチユ−ナの高周波増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178193A (ja) |
-
1984
- 1984-09-25 JP JP59200044A patent/JPS6178193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0147034B2 (ja) | 1989-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4796079A (en) | Chip component providing rf suppression | |
| US7652897B2 (en) | High frequency unit | |
| KR100269159B1 (ko) | 튜너 회로 설계 방법 | |
| JPS6178193A (ja) | テレビジヨンチユ−ナの高周波増巾回路 | |
| EP0169694B1 (en) | Component providing high frequency signal suppression | |
| JP3380685B2 (ja) | 高周波電子機器 | |
| JPS6121880Y2 (ja) | ||
| US3947629A (en) | Television receiver I. F. circuitry | |
| JPS60158732A (ja) | テレビ用アンテナ | |
| JP3099668B2 (ja) | 電子チューナー | |
| JP3312060B2 (ja) | Ｄｂｓチューナ | |
| JPH02274016A (ja) | テレビジョンチューナの高周波増幅回路 | |
| JP3139080B2 (ja) | カード型電子チューナ | |
| JPS6143312Y2 (ja) | ||
| JP2002246705A (ja) | 回路基板装置 | |
| JPH0638501Y2 (ja) | Ｕｈｆチューナ | |
| JPS5834811Y2 (ja) | Ｕｈｆ−ｖｈｆ組合せチュ−ナ | |
| JP3094608B2 (ja) | カード型電子チューナ | |
| JPH04152708A (ja) | 印刷配線板 | |
| JPS6043022B2 (ja) | マイクロ波装置モジュ−ル | |
| JPS5892146A (ja) | 燐接波防害を軽減するテレビジヨン装置 | |
| JPS6221074Y2 (ja) | ||
| JPH05122012A (ja) | カード型電子チユーナ | |
| JPH05175862A (ja) | カード型電子チューナ | |
| JPS62231510A (ja) | 電子チユ−ナ |