JPS6180226A - アクテイブ・マトリツクス駆動装置 - Google Patents

アクテイブ・マトリツクス駆動装置

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JPS6180226A
JPS6180226A JP59201529A JP20152984A JPS6180226A JP S6180226 A JPS6180226 A JP S6180226A JP 59201529 A JP59201529 A JP 59201529A JP 20152984 A JP20152984 A JP 20152984A JP S6180226 A JPS6180226 A JP S6180226A
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Japan
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active matrix
wiring
peripheral
drive device
display
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JP59201529A
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English (en)
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Osamu Ichikawa
修 市川
Toyoki Higuchi
樋口　豊喜
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Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS6180226A publication Critical patent/JPS6180226A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はスイッチング素子をマド１１ツクス状に配列し
た表示装置用の駆や装置に係り、特に周辺駆動回路を有
するアクティブ−マトリックス駆動装置に関する。
〔発明の技術的背漿とその問題点〕
エレクトロルミネッセンス、発光ダイオード、プラズマ
、蛍光表示音、液晶などの表示デバイスは、表示部の薄
型化が可能であり、計測機器、事務機器やコンビーータ
等の端末表示装置あるいは特殊な表示装置への用途とし
て要求が高まっている。これらの表示デバイスの中で液
晶表示装置は低消費電力化や低コスト化が可能であるた
めに特に注１されている。
近年、この液晶表示装置の機能性をさらに高めるために
薄−トランジスタによるスイッチング素子をマトリック
スアレイに構成したものが開発されている。この方法は
、基板上に設けたスイッチングトランジスタマトリック
スの各ドツトに画像情報を蓄積し、このマトリックスア
レイの各ドツトに対応した位置の液晶Ｉ彊の変化を所定
期間保持して画像を作るものである。
このためにスイッチングトランジスタマトリックスアレ
イを用いた液晶表示装置はほぼ全時間表示となり、見易
い画像が得られる。
ところで、スイッチングトランジスタの材料としては結
晶、多結晶、アモルファス状Ｏの８１゜Ｃｄ８ｅ、Ｔａ
、Ｃｄ８　　等が用いられる。このなかでも多結晶半導
体やアモルファス半導体の薄膜技術は、低温プロセスが
可能なために、ガラス基板等の比較的低温で喉扱うこと
の必要な基板上にもスイッチングトランジスタのアクテ
ィブマトリックス素子を形成することかで青、低価格で
大面積の表示装置を実用段階にした。
従来、このようなアクティブφマトリックスアレイ基板
は表示部分のみで構成されており、この表示部のマトリ
ックスアレイ基板を表示駆動するためには外部に設けた
駆動回路基板とワイヤボンディング等により接続してい
た。
単１５図１ａｌ　、　ｉｂ）は透過型アクティブマトリ
゛ツクス液晶表承装置に於ける表示部基板と駆動回路基
板との一般的な接続方法を示す。
表示部基板２は薄膜トランジスタアレイを構成した基板
と、これに対向し透明醒源を全面に形成した基板と、こ
の２枚の基板の間に液晶層を挟持して構成する。また周
辺駆動回路４は、そのはゾ中央に位置して表示部基板２
を嵌込む為の窓を持ち１周囲には多数のＩＣ６を搭載し
たＰＣ板により構成する。そしてこの表示部基板２の保
持には川辺駆動（ロ）路基板４の裏面に具備した透明保
持板８を用い、表示部基板２の周辺ｒよび駆動回路基板
４の窓周囲に設けた電極端子相豆をボンディングワイヤ
１０で接続する。この組立て構造ではＩＣをチップとし
て用いている一／１ｌＰｃ板の特徴を生かし、ＤＩＰＩ
Ｃで構成ず、５こともできる。更にはＰＣ板のかわりに
透明ガラス基板を使えば駆動回路基板の中央部の窓開け
や保持板を不用とした容易な構造も嘔入れろこと力５で
きる。
しかしながら高精細で大画面のアクティブマトリックス
表示装置を構成すると表示部基板上の周囲に設ける端子
が増える。一方、境状のＩＣのボンディングバンドはチ
ップの４辺周囲に設けられており、その間隔は１００〜
１５０１ｔｍとなっている。
この為に表示部基板の端子チッチが１５０〜２００μｍ
であってもＩＣチップを搭載する部分の周辺配線は回し
込み配線が必要となり、従って多Ｉ配線とする手段がと
られている。これらのＴＣチップ搭載部周囲に於ける多
重配線は薄膜トランジスタｆｆ　ｌ−１１ックスアレイ
部の構成とは異なるプロセスによって作られることが多
く、このためにマトリックスアレイ表示部基板の製造歩
留りを低下させたり、更にはこのＩＣチップの組立て時
に於ける不良発生も起るので表示装置全体としての生産
性を著しく悪くしていた。
禰】６図はこれらの駆動回路の概念的な構成図を示す。
まず外部機器からの画像情味、垂直信号、水平１＠号、
クロック信号等の入力層第１２がコントロール回路１４
に入力される。このコントロール回路１４で作られたク
ロック信号１６９画像データ１８ａ、１８ｂは画像デー
タ処理回路（−ラインメモリ）２０ａ、２Ｑｂに入力し
、また画像スキャンニング信号２２ａ、２２ｂは線走査
回路２４ａ、２４ｂに入力する。そして縁走査回ｖＩ２
４ａ、２４ｂおよび画像データ処理回路２０ａ、２０ｂ
の各々からの信号が表示部２に入力されて画像を作り出
す。この表示部２内に形成した表示素子アレイとしての
薄幅トランジスタは応答連間が遅いため画像データ処理
回路２０ａ、２０ｂに比較的高速動作可能なＩＣを用い
て−ライン分の画像データを記憶し、線走査回路２４ｇ
、２４ｂでは比較的遅い速度で走査することので永るい
わゆる線＋１１ｉ次走査を採用している。またこの方法
ではライン走査の数が多くなると一ライン走査（ＴＰＴ
へのゲート電圧印加）に対するデータの書込みが不充分
となることを考慮してＮ’ｌ’ＳＣ方式のテレビジ曹ン
スキャンのようにまず線走食回Ｗｒ　２４　ａでＧｌ、
Ｇ３・・・Ｇｏと奇数の走査を行い、次いで線走査回路
２４ｂでＧ２　、Ｇ４　、Ｇ６、−Ｏｎ＋１の偶数走査
を行って一本ずつ飛越する走査により解決している。更
Ｊこは画像ピッチに対する端子のピッチを緩らげる手段
として画像データ処理回路これらの駆動回路は既存のデ
凰アルインラインパッケージ型等のＩＣをＰＣ板上で組
上げる構造とする場合には奇数と偶数の線走査に対し表
示部基板への接続の際にその接続を工夫すれば解決でき
る。しかしながら、前述したような表示部基板上にＩＣ
チップを搭載し表示装置全体を小形化しようとする場合
には画像データ処理回路のＩＣと線走査回路用ＩＣはそ
れぞれ同一機能をもち出方端子の位置が反転した２種類
のＩＣが必要となり。
ＩＣの生産性やその組立における能率が低下するもので
あった。又、周辺駆動回路自体も通常消費電力を低減す
る意味でＣＭ　０８等のＬＳＩが用いられるが、このた
めに必要ｆ、ｆ　Ｉ　Ｃチップ数は２０個〜５０個とな
り、消費電力が増大するばかりでなくアセンブリコスト
やＩＣチップ自体の′コストもかかり過ぎる。
近年こうした問題に対処する手段として表示部周辺にシ
フトレジスタを一体化形成した。いわゆる周辺駆動回路
部一体形の表示装置が検討されている。しかしながら、
従来の薄膜トランジスタ技術を用いてシフトレジスタを
形ｒＡｃした場合は、このシフトレジスタの配線パター
ンが表示部に比し微細となるため加工精度、製造プロセ
ス上の問題が生じ、しかも一般的ｒｌ　Ｍ　０８構造と
なる駆動回路を構成すると薄膜が故に信号波形の歪が多
（そのため応答速度が遅くなってしまう。またこのシフ
トレジスタの歩留りは１００％でないと表示装置用の駆
動回路基板全体が不良となってし才う。また特開昭５９
−５８４８０号の如く４相以上のクロツり信号を用いて
高速としたり、シフトレジスタ（こダミーセルを設けて
歩留り向上を図る場合は、配線パターンが非常に微細と
なり加工精度がさらに問題となり、また周辺駆動部の回
路規模が増大してしまうという問題も生じる。
尚、直行する行電極及び列電極からなる、いわゆる単純
マトリックス型の液晶表示装置に於いては、特開昭５９
−４８７３８号の行電極の選択走査をマルチプレックス
化することにより駆動回路を削減する方法があるが、こ
の方法では、例えば１６Ｘ１６（２５６）画素の場合の
表示部と駆動回路部との接続部数は列が２５６）行が３
２となってしまい、結局は接続部数を大幅に減らすこと
ができないという問題がある。
また駆動回路部に、例えばＲＩＭ等のメモＩＪＩｃやデ
ータセレクターＩＣ，レコーダＩＣ等の結線を利用する
ことが考えられるが、アクティブ中マトリックス用とし
て安定な１ゴ気信号を送り込む駆動回路が必要であり、
またアクティブ・マトリックス部のスイッチング素子に
対する′縦気信号の印加量を多くでき且つ選択駆動が高
速な駆動装置が必要とされるのである。
〔発明の目的〕　　・ 本発明は上記したようなアクティブマトリックスアレイ
の表示部と、この表示部を駆動する周辺駆動回路の＋１
ｉｌ１合せに除し、表示部のマトリックスアレイの製造
歩留りを世上させることなく、かつ小数の駆動用ＩＣで
多数の表示部マトリックスアレイ端子を駆動することの
できる表示装置用駆動装置を提供することを目的とする
。
〔発明の概要〕
本発明はスイッチング素子とこのスイッチング素子を駆
動する電極配線とがマトリックス状に設けられたアクテ
ィブ・マトリックス部と、このアクティブ・マトリック
ス部から延設された各配線に対応して設けられ２種の信
号により延設された各配線を選択駆動する複数のスイッ
チングＸ子と、この複数のスイッチング素子−ｈｓ　”
は数の同数のスイッチング素子ごとに区分された複数の
ブロック部と、この複数の各ブロック部ごとｔこ設けら
れこの各ブロック部の全てのスイッチング素子に２種の
信号のうちの一方の信号を供給する第１４市の電極配線
と、各ブロック部のスイッチング素子数に対応して設け
られ各ブロック部の１個のスイッチング素子に２４ｉ（
Ｄ信号のうちの他方の信号を供給する第２撞の磁極配線
とを具備するアクティブ・マトリックス駆動装置を得る
ことにある。
〔発明の効果〕
表示装置用１駆動回路基板上のアクティブマトリックス
表示素子アレイの周辺に以上のようす１幾能をもつスイ
ッチング素子群を配置することにより多数のマトリック
ス端子部】３あっても、これらの端子に与えるための電
気信号を作る集積回路の数を少ｆイくすることができろ
。従って駆動のための消費這カカＳ少なくなるばかりで
なくボンディング号の接読箇所が大幅に削減できる。
また、表示部マトリックスアレイのスイッチング素子よ
り租なパターンでよいのでこのために冒歩留りが得られ
る。さらには表示部の面積に比べ周辺の駆動回路のアセ
ンブリ面積は小さくできるなど大幅な生産性の向上およ
び実装設計上の自由度の拡大を図ったアクティブ嗜マト
リックス駆動回路基板を得ることができる。
また本発明による周辺駆動回路の選択駆動は各スイッチ
ング素子群（ブロック）ごとに行なうことができるので
アクティブ・マトリックス部の選択駆動を高速に行なう
ことができる。
〔発明の実施例〕
以下本発明の実施例を第１図乃至第１４図を参照して説
明する。先ず嘱１図は本発明の一笑睡例を用いた表示装
置用駆動回路基板の平面図であり、第２図（ａ）１回、
（Ｃ）は第１図に示す表示装置用駆動回路基板の中央領
域を占める表示部の等価回路図平面図及びその断面図で
あり、第３図１ａｌ　、　（ｂｌは表示装置用駆動回路
基板の周辺領域を占める周辺駆動回路部の平面図及びそ
の断面図である。本実施例で示す表示装置用駆動回路基
板は、透明ガラス基板（３０）上に表示部用のアドレス
電極（３２）、（３２ａ）、（３２ｂ）、＝−（３２ｗ
）　ｔ、！ｉ］辺駆動駆動回路部用辺ソース配線端子部
（３４ａ）＝−（３４ｈ）、（３は）、−・−（３４ｓ
）文び周辺ゲート配線（３６ａ）、（３６ｂ）、−（３
６ｈ）が形成されており、さらにスルーホール部（３８
）を有するシリコン酸化膜（４Ｑ）−ｈｓ影形成れてい
る。基板表示部Ｃ／）シリコン酸化Ｉｌｌ　（４０）上
にはアドレス電極Ｌ極（３２ａ）、（３２ｂ）、−（３
２ｗ）　　形成部に対応して、まｙ、＝　ｉ板層辺部の
シリコン酸化＠　（４０）上には周辺ゲート配Ｒ（３６
ａ）、（３６ｂ）−（３６ｈ）形成部に対応して夫々例
エバアモルファスシリコン乃）らなル島状パターンノ半
導体薄膜（４２ａ）、（４２ｂ）、・（４２ｇ）が設け
られている。基板表示部の半導体薄膜（４２）の一端部
にはデータ電極（４４）、（４４ａ）、−（４４ｗ）が
、他端部ｌこはドレイン電極（４６）が接続形成されて
おりスイッチング素子を構成している。基板周辺部の半
導体薄膜（４２ａ）、・・・、（４２ｇ）の一端部には
川辺ソース電極（５０ａ）、・・・（５０ｇ）が、他端
部には周辺ドレイン電極（５２ａ）、・・・（５２ｇ）
が接続形成されており、さらに周辺ソース電極（５０ａ
）、・・・、（５０ｇ）の一部はスルーホール部（３８
）を介して周辺ソース配線端子部（３４ａ）−（３４ｂ
）＊・・・（３４ｈ）にｆ！され、周辺ドレイン電極（
５２ａ）；°（５２ｇ）の一部はスルーホール部（３８
）を介して表示部のアドレス電極（３２ａ）、・・・、
（３２ｗ）に接続されている。
このような表示装置用駆動回路基板を液晶表示装置に用
いる場合は、第２図ｔｂ＋に示す如く、ドレイン電極（
４６）ニ、例えばＩ　Ｔ　Ｏ（ｌ１ｎｄｉｕｎ　　Ｔｈ
１ｎＯｘｉｄｅ　）からなる画素電極（５３）を接続形
成し、さらに透明ガラス基板（３０）の表示部領域上に
液晶層（５４）を介して、例えばＩＴＯからなる透明導
電膜（５６）力Ｓ内側−面に形成された透明の対向基板
（５８）を設ければ良い。
次に上記表示装置用駆動回路基板の製造方法を説明する
。先ず約２　ｍｍ厚の透明ガラス基板（３０）上に２０
００人のＭ　ｏ　ｔ！ＩＪを付着し、　ＰＥＰ（Ｐｈｏ
ｔＥｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ　）技術により
第１１葡のパターンとなるアドレス電極（３２ａ）、（
３２ｂ）、−（３２ｗ）と周辺ソース配線端子部（３４
ａ）、（３４ｂ）、・（３４ｈ）及び周辺ゲート配線（
３６ｍ）、（３６ｂ）、・（３６ｈ）を形成する。次に
約２０００Ａ（υシリコン酸化［（４０）をＣＶＤ法に
より付着し、？、のシリコン酸化ｌ１ｌ（４０）の所望
部位にスルーホール部（３８）を形成する。その後、ア
モルファスシリコンをＣＶ　Ｄ　（Ｃｈｅｍｉｃａ１Ｖ
ａｐｏｕｒ　　Ｄｅｐｏｓ　ｉ　ｔ　ｉｏｎ　）　　法
により約３００（ｌを付層し、ＰＥＰ技術（こより島状
パターンの半導体温ｎ　（４２ａ）、（４２ｂ）、・（
４２ｇ）　／ｉ−形ＩＮＴる。
仄に約３００（ｌｃ）ＪＩＴＯθ）らなる透明導電体層
を付着し、ＰＥＰ技術でパターン化して画素電極（５３
）を作る。そして次に約５００ＡのＭｏと約１μｍのア
ルミニウムをスパッタ法あるいは蒸着により横１脅し第
２鴫のパターンとなる表示部内ドレイン１を極（４６）
　、　７’　−タ＠＆　（４４）、（４４ａ）、（４４
ｂ）、・・・（４４Ｗ）　周辺ドレイン電極（５２）、
（５２ａ）、−（５２ｇ）、周辺７−スｔ　極（５０）
、（５０ａ）、（５０ｂ）、−（５０ｇ）　オヨＵ駆動
用ＩＣ接続部（６０）を形成して表示部内のＴＰＴ（６
２）および周辺スイッチングトランジスタ群（６４ａ）
　、（６４ｂ）、・＝（６４ｈ）　ヲ完１反ｔ　ル。
第１図乃至第３図でホすように表示部内ＴＰＴ（６２）
　ｆ走るアトＬ／　スｆＲｆｌｉ　（３２）、　（３２
ａ）、（３２ｂ）−（３２ｗ）が第１層となっており、
川辺ドレイン電極（５２）　。
（５２ａ）、（５２ｂ）、−（５２ｇ）の単２）−との
接続ツタめニシリコン酸化膜（４０）の絶縁膜に開孔を
施こしスルーホール部（３８）を設けることが必四であ
るが、表示部内Ｔ　Ｐ　Ｔ　（６２）を走るデータ成極
（４４）、（４４ａ）、（４４ｂ）・・・（４４Ｗ）と
周辺ドレイン′成極（６６）’とに於いてはスルーホー
ル部を必要としない。
周辺スイッチングトランジスタ群（６４ａ）、（６４ｂ
）。
（６４ｃ）、・・・（６４ｈ）のソース電極部を共通に
接続する周辺ソース配線端子部（３４ａ）、　（３４ｂ
）　、−＝（３４ｈ　）　、　（３は）　、・・−（３
４８）及びゲート配線Ｍ１５　（３６ａ）、（３６ｂ）
、−（３６ｈ）の端部には駆動用ＩＣ接続部（６０）は
、駆動回路基板００）外部に設けられた駆動回路部（図
示せず）とワイヤボンディング或いは導電性ゴムの圧接
等により接続され所望の′１ｉｉＥ気信号が４えられる
ために設けられている。
以上のようにして構成された表示装置用駆動回路基板で
は、周辺部１回路部のゲート電極配線（３６ａ７；”（
３６ｄ）と周辺ソース配線端子部（３４ａ）、・（ａ４
ｈ）により周辺トランジスタ群（６４ａ）、・・・（６
４ｄ）　ヲＯＮして表示部のアドレス電極（３２ａ）　
、・・・（３２ｗ）を選択する。同様に周辺駆動回路部
のゲート電極配線（３６ｅ）・・・（３６ｈ）と周辺ソ
ース配線端子部（３は）、・・・（３４ｓ）により周辺
トランジスタ群（６４ｅ）、・・・（６４ｈ）をＯＮＬ
、て表承部のデータ電極（４４す、・・・（４４ｗ）を
選択する。第２図に示すような液晶表示装置に用いた場
合は上記のような表示部のアドレス１ｔ４銘（３２ａ）
、・・・（３２ｗ）及びデータ電極（４４ａ）、・・・
（４４ｗ）（１）　選択によりさらに表示部内のＴ　Ｐ
　Ｔ　（６２）を選択し、谷Ｔ　ＰＴ　（６２月こ対応
した画素電極（４８月こ電圧を印加して液晶１４　（５
４）を駆動させる。このようにマトリックス状に配置さ
れた画素＃＜＝（４ｓ）の選択の組合せにより任意の表
示像を映し出すことかで傘る。
尚、上記実施例では、周辺鳴動回路部にセレクタ、ドラ
イバ等の、駆動回路部を設けてはいないが、第４図に示
すように周辺＝切回路部にデータセレクト用Ｉ　Ｃ（７
０）　、データラッチ用Ｉ　Ｃ（７２）やアドレスドラ
イバ用Ｉ　Ｃ（７４）　、アト１／スセレクト用ＩＣ（
７２）を搭載することもできる。
すなわち本発明によればアクティブ・マトリックス部の
各辺に対応してセレクト用ＩＣとラッチ用ＩＣ若しくは
ドライバ用ＩＣとセレクト用ＩＣを１個ずつ設ければ良
く、従って従来のシフトレジスタを用いた場合のように
各データ若しくは各アドレスラインに対応してラッチ機
能或いは増幅機能を持たせる必要がなく大幅に回路規模
を縮小することができる。
また本発明ζこよればアクティブマトリックス駆動回路
基板と画１家情報源となる外部機器との配線接続数を一
挙に少４ｆりできる利点がある。
また本発明に於ける表示装置用駆動回路基板は表示部と
周辺駆動路回部とを別々に製造し、表示部と周辺駆動回
路部との各端子の接続をエラストマー或いはワイヤボン
ディングにより行なっても良い。このように表示部と周
辺ＫＡ＠回路部とを別工程により製造する場合周辺駆動
回路部のスイッチング素子は上記実Ｍ例の如きＴＦ’Ｉ
’に限る必要はなく、例えば第５図１ａ）　、　（ｂ）
　、　ｌｃｌに示すようなＴ　Ｍ　Ｇ　（Ｔｒａｎｓｍ
ｉｔｔｉｏｎ　　Ｇａｔｅ　）　　チップ（８０）で爾
６図に示すように構成しても良い。更には第７図に示す
よう遥こ’Ｉ’ＭＧの素子数を多くしたＩ　Ｃ（８２）
で構成したものであればアセンブリの手間が省略される
。
次ｌこ本発明の動作を第８図乃至第１４図を参照（１２
） して説明する。第８図（ａｌ　、　ｌｂ）は周辺スイッ
チングトランジスタ群Ｔ、、Ｔ置−Ｔ　ｍ　、　Ｔ　ａ
　　７１）らなる周辺駆動回路部の平面図及びその４価
回路図を示すものである。この第８１凶（ａ）　、　ｉ
ｂ）では表示部の一辺のドレイン醒庫数が１６本である
場合の周辺駆動回路を示しており、ゲートを共通とする
スイッチングトランジスタ群Ｔ　ｔ　＊　Ｔ！　＃　Ｔ
、　＃　Ｔ４が設けられソースぼ＋ＩＩＡＳ１〜Ｓ４と
共通ゲート電極０１〜Ｇ４の選択によりドレイン電極り
、〜Ｄｌ１１を選択できるようになっている。
第９　図１ａｌ　、　１ｂｌｆ；！　ソース’＜’ＦＩ
ＮＦｅ、；ｆＪ　８１　、　Ｓ　２．８３゜Ｓ４と、ゲ
ート電極自己＠Ｇｌ、Ｇ２．Ｇ３．Ｇ４へのｑ号発生回
路を示している。第９図ｉａ）において所定の時間幅を
もつクロック信号ＣＫによりＦＦカウンタ（８ｏ）がバ
イナリカウントする。このカウンタ（８０）より上位２
ビツトのバイナリ信号（８２）を受けて第１のデコーダ
（８４）でそのデコーダ信号８１．８２，８３．８４を
出力する。またカウンタ（８０）　（／Ｊ　下（ｎ　　
ビレトのバイナリ信号（８６）　ハ＠　２のデコーダ（
８８月こ与えられそのデコーダ１ｄ号Ｇｌ。
Ｃ２０） Ｇ２　、Ｇ３　、Ｇ４を作り出す。又、第９図１ｂｌに
おいては第９図＋ａ）のカウンタとデコーダに替えて２
組のシフトレジスタを用いたものである。まず、初期デ
ータＤ−／＋１第１のシフトレジスタ（９０）に入力さ
れ、クロック信号ＣＫに同期してＳｌに現われる。この
後初期データＤをす＜シてクロック信号ＣＫの２個目を
励起して第１のシフトレジスタ（９０）の出力を８２に
移行する。同様にクロック信号ＣＫを３１ｖＡ、４個と
送り第１のシフトレジスタ（９０）の出力を８３．８４
と移す。第２のシフトレジスタ（９２）の出力ｍ９Ｇｌ
、Ｃ）２．Ｇ３．Ｇ４は初期状態で０１がＯＮとなって
いる。そうして第１のシフトレジスタ（９０）のキャリ
ー信号ＣＹとクロッｌ　ｖＳ号ＣＫの組合せで第２のシ
フトレジスタ（９２）の出力がシフトし０２に移行する
。鼾１のシフトレジスタ（９０）への入力データ信号り
は所定期間ごとに発生しこの場合ではＳ４の出力ごとに
発生するようになっている。このように第９図ａ。
（ｂ）では、８１，８２，８３．８４の一巡走査ごとに
Ｇｌ、Ｇ２．Ｇ３．Ｇ４の出力信号が切換わる回路構成
となっている。
第１０図は第９図１ａ）或いはら）の駆動回路からの信
号と第８図１ａｌ　、　（ｂ）の周辺スイッチングトラ
ンジスタ群ＴＩ、Ｔ２．Ｔ３．Ｔ４のドレイン電極配線
ＤＩ、Ｄ２．・・・Ｄ１６の出力信号タイムチャートで
ある。第６図に示すように各ゲートを極配線Ｇｌ、Ｇ２
．Ｇ３．Ｑ４が所定期間ＯＮ状態のときソースゼ他配線
８１，８２，８３．８４＃こは順次ＯＮ　ｃｏ倍信号入
力される。そしてゲート電極配線Ｇｌ、Ｇ２．Ｇ３．Ｇ
４の切り換えごとに８１゜８２．８３．８４を順次走査
すればスイッチングトランジスタ群Ｔｌ、Ｔ２％Ｔ３．
Ｔ４のドレイン電極配線ＤＩ、Ｄ２．−Ｄｔ６は信号を
順次用するので表示部内ＴＰＴのアドレス電極の走置信
号として利用で青る。
一方表承部内ＴＰＴへのデータ信号はシリアルな信号よ
りもパラレル信号が望ましい。第１１図及び第１２図は
本発明にかかわる周辺スイッチングトランジスタ群を用
いた画像データ処理回路とそのタイムチャートである。
まず、クロック信号ｃ２３） ＣＫに同期したアナログ画ｒ＊＝号ＡＤがシフトレジス
タ（９４）の出力信号（９６）に従ってサンプルホール
ド（８６）の所定箇所に蓄えられる。サンプルホールド
（９８）に蓄えられたアナログＩ［ｉ１１像情報（１０
０）はアナログドライバー（１０２）によって増幅され
それぞれの出力信号８１．ｆ８２，８３．８４を作る。
一方シフトレジスタ（９４）への−通りの書き込み終了
ごとにバイナリ１ぎ号（９６）の出力モードをカウンタ
（９８）に切換え、終段のデコーダ（１０４）　！こよ
りデコード出力信号Ｇｌ、Ｇ２．Ｇ３．Ｇ４を切り換え
る。このようにすればアナログ画像情報信号８１．８２
，８３．８４とデコード信号Ｇｌ、Ｇ２゜Ｇ３　、Ｇ４
の組合せで周辺スイッチングトランジスタ群Ｔ　１−　
Ｔ　２　＃　Ｔ　３＊　Ｔ４からの出力信号ＤＩ、Ｄ２
．・・・Ｄ１６が４本単位で同時にかつそれぞれ独自の
アナログ情報量を持って出力されることになる。
このように画像データイｌ！ｉのスイッチングトランジ
スタ群の働きと、アドレス走査側のスイツチンＱの アクティブマトリックス画像表示走査が可能となる。す
なわち、第１３図番こ示すように、アドレス走査側のひ
とつのデコード出力期間Ｔ内に画像データ側のパラレル
出力を一巡させることにより線順次走査方式を変形した
表示動作を行うことができる。
第１４図は第１図で示す駆動用ＩＣ接続部（６０）を工
夫しＩＣチップを搭載した駆動回路基板を示す。入出力
端子部（９２）から外部機器の画像データおよび走査信
号を受け、所望動作のＩ　Ｃ９０，９０ａ。
・・・、９０ｈでアドレス走査および画像データ処理が
行なわれる。そうしてアドレス走査をスイッチ動作させ
る。スイッチングトランジスタ群（９４）　ト、画像デ
ータを順次出力するスイッチングトランジスタ群（９６
）により表示走査が行なわれ表示部（９８）により画像
が映し出される。
尚、本発明の実施例ではアドレス走査側だけに限らず画
像データ１１１Ｉｌこも周辺スイッチングトランジスタ
群を設けて周辺駆動用ＩＣとの簡略化を図えたり、半導
体薄膜の拐科としてアモルファスシリコンを１吏っだも
のでは所定時間での画１象データ書込みが不充分となる
ことがあるがこのような場合は画像データｌ１１１１ζ
こはスイッチングトランジスタ群を設けずに従来の結蝿
方法と併用してもよい。
才だ、実施例ではスイッチングトランジスタ群を４個と
して説明しているか本来の目的では極めて多くの端子を
必要とする表示装置症用駆動回路基板として有効である
ことは言うまでもなくアドレス数が５００〜１０００本
、また、データ側も５００〜２０００本と言った場合に
効果的となる。
４、　図面の部用ｉＺ　を況明 第１図は本発明の一実施例を示す図、第２図乃至第１４
図は本発明の他の友施列を説明するための図、第１５図
及び第１６図は従′ｆ、例を示す図である。
３０　・？ｌ！明ガラス′Ｊ、Ｇ仮、３２，３２ａ、３
２ｂ、・。
３２ｗ・・・表示部用アドレス′市極配、＠Ｔｈ３４ａ
＃・・・３４ｈ３は、・・・３４ｓ・・・周辺ソース配
線端子部、３６ａ。
３、Ｏｂ、・・・３６ｈ・・・周辺ケート配線、３８・
・・スルーホと＝７ツ −ル部、４０・・・シリコン酸化ＩＩ値、４２，４２ａ
、・・・４２ｇ・・・半導体博物、４４，４４ａｊ・・
・４４Ｗ・・・データ１他、４６・・・ドレイン１凱　
５０ａ、５０ｂ、・・・５０ｇ・・・周辺ソース畦、閘
、５２ａ、５２ｂ、・・・５２ｇ・・・川辺ドレイン電
極、５３・・・画素電極、５４・・・液晶嗜、５６・・
・透明４醒膜、５８・・・対向基板、６０・・・駆動用
ＩＣ接続部、６２−Ｔ　Ｐ　Ｔ、６４ａ、６４ｂ、・・
−６４ｈ−周辺スイッチングトランジスタ群、６６・・
・周辺ドレイン’４ｉ、７０・・・データセレクト用Ｉ
Ｃ，７２・・・データラッチ用ＩＣ，７４・・・アドレ
スドライバ用ＩＣ，７６・・・アドレスセレクト用ＩＣ
０代理人弁理士　　則　近　憲　佑（は７Ｊ）１名）ｃ
２７） 渇 ２！　　　　　　　　　　　　國 ’４　　　　　　　　　　２ Ｓｔ　５２５ｊＳｔ、　Ｇｔ　Ｃｒｈ　（７ｉ　ｃＩ＋
８図 δ　Ｑ 第９図 Ｋ 第１０図 ＩＪ１５　　　　　　　　　　　　　　　　　　　　　
　　　　　　’−□□□□ρ１６−− 第１１図 ＣＫ 第１２図

Claims (12)

    【特許請求の範囲】
  1. （１）スイッチング素子と該スイッチング素子を駆動す
    る電極配線とがマトリックス状に設けられたアクティブ
    ・マトリックス部と、該アクティブ・マトリックス部か
    ら延設された各配線に対応して設けられ２種の信号によ
    り前記延設された各配線を選択駆動し、且つ同数個づつ
    ブロック化された複数のスイッチング素子と、前記複数
    の各ブロック部ごとに設けられ前記各ブロック部の全て
    の前記スイッチング素子に前記２種の信号のうちの一方
    を供給する第１種の電極配線と、前記各ブロック部のス
    イッチング素子数に対応して設けられ前記各ブロック部
    の各１個のスイッチング素子に前記２種の信号のうちの
    他方の信号を供給する第２種の電極配線とを具備するこ
    とを特徴とするアクティブ・マトリックス駆動装置。
  2. （２）前記アクティブ・マトリックス部のスイッチング
    素子はＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔ
    ｏｒ）からなることを特徴とする特許請求の範囲第１項
    記載のアクティブ・マトリックス駆動装置。
  3. （３）前記アクティブ・マトリックス部の電極配線はア
    ドレス配線とデータ配線からなることを特徴とする特許
    請求の範囲第１項記載のアクティブ・マトリックス駆動
    装置。
  4. （４）前記アクティブ・マトリックス部から延設された
    各配線は前記アクティブ・マトリックス部の電極配線が
    そのまま延設されたものであることを特徴とする特許請
    求の範囲第１項記載のアクティブ・マトリックス駆動装
    置。
  5. （５）前記アクティブ・マトリックス部から延設された
    各配線は前記アクティブ・マトリックス部の電極配線に
    エラストマー若しくはワイヤボンデングにより電気的に
    接続されたものであることを特徴とする特許請求の範囲
    第１項記載のアクティブ・マトリックス駆動装置。
  6. （６）前記２種の信号により前記延設された各配線を選
    択駆動する複数のスイッチング素子はＴＦＴ（Ｔｈｉｎ
    　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）からなることを特
    徴とする特許請求の範囲第１項記載のアクティブ・マト
    リックス駆動装置。
  7. （７）前記２種の信号により前記延設された各配線を選
    択駆動する複数のスイッチング素子は、ＴＭＧ（Ｔｒａ
    ｎｓｍｉｔｔｉｏｎ　Ｇａｔｅ）チップからなることを
    特徴とする特許請求の範囲第１項記載のアクティブ・マ
    トリックス駆動装置。
  8. （８）前記ブロックはＴＭＧ（Ｔｒａｎｓｍｉｔｔｉｏ
    ｎ　Ｇａｔｅ）ＩＣからなることを特徴とする特許請求
    の範囲第７項記載のアクティブ・マトリックス駆動装置
    。
  9. （９）前記アドレス配線を駆動するための第１種の電極
    配線はアドレスセレクト用ＩＣにより選択されることを
    特徴とする特許請求の範囲第３項記載のアクティブ・マ
    トリックス駆動装置。
  10. （１０）前記アドレス配線を駆動するための第２種の電
    極配線はアドレスドライバ用ＩＣにより選択されること
    を特徴とする特許請求の範囲第３項記載のアクティブ・
    マトリックス駆動装置。
  11. （１１）前記データ配線を駆動するための第１種の電極
    配線はデータセレクト用ＩＣにより選択されることを特
    徴とする特許請求の範囲第３項記載のアクティブ・マト
    リックス駆動装置。
  12. （１２）前記データ配線を駆動するための第２種の電極
    配線はデータラッチ用ＩＣにより選択されることを特徴
    とする特許請求の範囲第３項記載のアクティブ・マトリ
    ックス駆動装置。
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