JPS6180427A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6180427A JPS6180427A JP59203057A JP20305784A JPS6180427A JP S6180427 A JPS6180427 A JP S6180427A JP 59203057 A JP59203057 A JP 59203057A JP 20305784 A JP20305784 A JP 20305784A JP S6180427 A JPS6180427 A JP S6180427A
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- JP
- Japan
- Prior art keywords
- microprogram
- memory
- address
- circuit
- control
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置におけるマイクロプログラム制
御装置に関する。
御装置に関する。
（従来の技術）
従来、マイクロプログラム制御の情報処理装置において
は、制御記憶の障害の検出と処理とは以下のようにして
実行されていた。すなわち、ある装置では制御記憶にパ
リティピットを付加し、制御記憶から読出しデータ内の
論理値が％１１のビットの数が奇数であるか、るるいは
偶数でろるかのチェックを行うことによって障害を検出
し、さらに高信頼性の請求される情報処理装置において
は、主記憶装置では従来から採用されている１ビツトエ
ラーの訂正、ならびに２ビツトエラーの検出機能を有す
るハミングコードを採用してきた。
は、制御記憶の障害の検出と処理とは以下のようにして
実行されていた。すなわち、ある装置では制御記憶にパ
リティピットを付加し、制御記憶から読出しデータ内の
論理値が％１１のビットの数が奇数であるか、るるいは
偶数でろるかのチェックを行うことによって障害を検出
し、さらに高信頼性の請求される情報処理装置において
は、主記憶装置では従来から採用されている１ビツトエ
ラーの訂正、ならびに２ビツトエラーの検出機能を有す
るハミングコードを採用してきた。
（発明が解決しようとする問題点）
しかし、上記のいずれの方法によっても訂正できない障
害が存在し、斯かる障害が発生したときには、情報処理
装置の動作を継続できないという欠点があった。
害が存在し、斯かる障害が発生したときには、情報処理
装置の動作を継続できないという欠点があった。
本発明の目的は、制御記憶から読出したマイクロプログ
ラム語をチェックするが、訂正できないエラーを検出し
た時にはマイクロプログラムにより制御される回路に対
して実行抑止を指示すると共に、マイクロプログラムア
ドレスを主記憶アドレスに変換して主記憶アドレスによ
り主記憶装置からマイクロプログラム語を読出し、読出
されたマイクロプログラム語と制御記憶から読出された
マイクロプログラムとを切替えて実行の抑止を解除する
ことによって上記欠点を除去し、訂正できない制御記憶
の障害を検出した時でも動作を継続できるように構成し
た情報処理装置を提供するとにある。
ラム語をチェックするが、訂正できないエラーを検出し
た時にはマイクロプログラムにより制御される回路に対
して実行抑止を指示すると共に、マイクロプログラムア
ドレスを主記憶アドレスに変換して主記憶アドレスによ
り主記憶装置からマイクロプログラム語を読出し、読出
されたマイクロプログラム語と制御記憶から読出された
マイクロプログラムとを切替えて実行の抑止を解除する
ことによって上記欠点を除去し、訂正できない制御記憶
の障害を検出した時でも動作を継続できるように構成し
た情報処理装置を提供するとにある。
（問題点を解決するための手段）
本発明による情報処理装置は、制御記憶と、チェック手
段と、！Ｉ！行制御手段と、アドレス変換手段と、メモ
リアクセス手段と、切替え手段とを具備して構成したも
のでめる・ 制御記憶は、第１のマイクロプログラム語より成る制御
情報を格納するためのものである。
段と、！Ｉ！行制御手段と、アドレス変換手段と、メモ
リアクセス手段と、切替え手段とを具備して構成したも
のでめる・ 制御記憶は、第１のマイクロプログラム語より成る制御
情報を格納するためのものである。
チェック手段は、制御記憶から読出した第１のマイクロ
プログラム語をチェックするためのものである。
プログラム語をチェックするためのものである。
実行制御手段は、チェック手段によって訂正できないエ
ラーの状態が検出された時にはマイクロプログラムによ
り制御される回路に対していったん実行を抑止すると共
に、上記エラーの状態が解除された時には上記抑止を解
除するためのものである。
ラーの状態が検出された時にはマイクロプログラムによ
り制御される回路に対していったん実行を抑止すると共
に、上記エラーの状態が解除された時には上記抑止を解
除するためのものである。
アドレス変換手段は、エラーの発生時には主記憶装置よ
りマイクロプログラムを読出してエラーを解除すること
ができるようにマイクログログラムのアドレスを主記憶
装置の主記憶アドレスに変換するためのものでろる。
りマイクロプログラムを読出してエラーを解除すること
ができるようにマイクログログラムのアドレスを主記憶
装置の主記憶アドレスに変換するためのものでろる。
メモリアクセス手段は、エラー発生時には主記憶アドレ
スにより主記憶装置から上記第１のマイクロプログラム
語と同じ内容を有する第２のマイクロプログラム語を読
出すためのものである＠切替え器は、メモリアクセス手
段によシ読出された第２のマイクロプログラム語か、あ
るいは制御記憶から読出された第１のマイクロプログラ
ム語かを切替えて選択するためのものでおる。
スにより主記憶装置から上記第１のマイクロプログラム
語と同じ内容を有する第２のマイクロプログラム語を読
出すためのものである＠切替え器は、メモリアクセス手
段によシ読出された第２のマイクロプログラム語か、あ
るいは制御記憶から読出された第１のマイクロプログラ
ム語かを切替えて選択するためのものでおる。
（実施列）
次に、本発明について図面を参照して詳細に説明する。
本発明の一実施例を示す第１図において、本発明の情報
処理装置は制御記憶１と、制御記憶１の読出しアドレス
を与えるためのマイクロプログラムアドレスレジスタ７
と、制御記憶１の読出しデータと主記憶読出しデータと
を切替えるための切替え手段５と、切替え手段５の出力
を入力とするマイクロプログラム語レジスタ６と、マイ
クロプログラム語レジスタ６の出力を入力とするチェッ
ク回路３と、チェック回路３からのチェック出力を入力
とする制御記憶制御回路４と、マイクロプログラムアド
レスレジスタ７の出力を入力として主記憶アドレスを生
成するためのシフト回路８と主記憶装置１２と、主記憶
装置１２上のマイクロプログラム語領域の先頭を与える
ためのマイクロプログラム語ポインタレジスタ９た。加
算回路１０と、マイクロプログラムにより制御される実
行回路２と、メモリアクセスアドレスレジスタ１１とに
よって構成したものでおる。
処理装置は制御記憶１と、制御記憶１の読出しアドレス
を与えるためのマイクロプログラムアドレスレジスタ７
と、制御記憶１の読出しデータと主記憶読出しデータと
を切替えるための切替え手段５と、切替え手段５の出力
を入力とするマイクロプログラム語レジスタ６と、マイ
クロプログラム語レジスタ６の出力を入力とするチェッ
ク回路３と、チェック回路３からのチェック出力を入力
とする制御記憶制御回路４と、マイクロプログラムアド
レスレジスタ７の出力を入力として主記憶アドレスを生
成するためのシフト回路８と主記憶装置１２と、主記憶
装置１２上のマイクロプログラム語領域の先頭を与える
ためのマイクロプログラム語ポインタレジスタ９た。加
算回路１０と、マイクロプログラムにより制御される実
行回路２と、メモリアクセスアドレスレジスタ１１とに
よって構成したものでおる。
次に、本発明による情報処理装置の実施列の動作を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第２図は、本発明の一実施例における主記憶装置１２と
制御記憶１との配置関係を示す説明図である。第２図に
おいて、２０１は主記憶全体の領域を示し、２０２はマ
イクロプログラム語が格納されている領域を示している
。本実施列では、制御記憶１の内部のマイクロプログラ
ム語群２０３と完全な１対１の対応をしている。
制御記憶１との配置関係を示す説明図である。第２図に
おいて、２０１は主記憶全体の領域を示し、２０２はマ
イクロプログラム語が格納されている領域を示している
。本実施列では、制御記憶１の内部のマイクロプログラ
ム語群２０３と完全な１対１の対応をしている。
本実施列では制御記憶１の内部のマイクロプログラム語
群２０３の写しをすべて主記憶装置１２の内部の領域２
０２に格納している。しかし、主記憶装置１２の内部の
領域の価格、ならびにサイズが問題となるような応用で
は、マイクロプログラムの重要度に応じてマイクロプロ
グラム語の一部のみの写しを、例えばある了ドレス範囲
のみを主記憶装置１２上に格納することも可能である。
群２０３の写しをすべて主記憶装置１２の内部の領域２
０２に格納している。しかし、主記憶装置１２の内部の
領域の価格、ならびにサイズが問題となるような応用で
は、マイクロプログラムの重要度に応じてマイクロプロ
グラム語の一部のみの写しを、例えばある了ドレス範囲
のみを主記憶装置１２上に格納することも可能である。
この場合、主記憶装置１２上に写しがない制御記憶１の
読出しデータにエラーがめるならば、従来と同じような
動作になる。
読出しデータにエラーがめるならば、従来と同じような
動作になる。
本実施例では既に説明したように、制御記憶１の内部と
主記憶装置１２の内部とでそれぞれのマイクロプログラ
ム語は完全に１対１に対応しているので、制御記憶１の
内部のマイクロプログラムアドレスをＸとすると、対応
する主記憶アドレスｙは以下のように表わされる。
主記憶装置１２の内部とでそれぞれのマイクロプログラ
ム語は完全に１対１に対応しているので、制御記憶１の
内部のマイクロプログラムアドレスをＸとすると、対応
する主記憶アドレスｙは以下のように表わされる。
ｙ＝α＋βＸ ・φ・・畢（１）
ここで、αは主記憶装置１２の内部のマイクロプログラ
ム語群の先頭を指示するマイクロプログラム語ポインタ
レジスタ９の内容を示す。βは主記憶装置１２のアドレ
スをバイトアドレスとし、１語のマイクロプログラム語
を複数バイトで構成するためのアドレス変換係数でめる
。本実施？＋３では１語のマイクロプログラム語が４バ
イトで構成されるものとし、βを４として説明する。
ム語群の先頭を指示するマイクロプログラム語ポインタ
レジスタ９の内容を示す。βは主記憶装置１２のアドレ
スをバイトアドレスとし、１語のマイクロプログラム語
を複数バイトで構成するためのアドレス変換係数でめる
。本実施？＋３では１語のマイクロプログラム語が４バ
イトで構成されるものとし、βを４として説明する。
次に、本発明の実施例における動作を図面を参照して詳
細に説明する。
細に説明する。
マイクロプログラムアドレスレジスタ７のアドレスは、
データ信号線１００を介して制御記憶に送出され、制御
記憶１の内部の１語が読出されてデータ信号線１０１を
介して切替え手段５の一方の入力端子に入力される。こ
のときには、チェック回路６から制＠信号線１０２を介
して切替え手段５に送出されている選択信号は、制御記
憶１からの読出しデータを選択している。切替え手段５
の出力はデータ信号線１０ろを介してマイクロプログラ
ム語レジスタ６にセットされる。続いて、マイクロプロ
グラム語レジスタ６の出力は、データ信号線１０４を介
してマイクロプログラムによって制御された実行回路２
へ送出される。実行回路２では、マイクロプログラム語
レジスタ６の内容で指定された動作を実行する。一方、
データ信号線１０４はチェック回路乙にも接続されてお
り、チェック回路６ではマイクロプログラム語レジスタ
６の内容をパリティチェックやハミングコードチェック
のような既知の方法によってチェックする。この結果、
エラーが検出されなければ制御信号線１０２の選択信号
は、切替え手段５に対して元のまま制御記憶１の読出し
データの選択を要求するのみであって、特に従来の装置
とは変った動作を行うことはない。しかし、エラーが検
出されると、チェック回路３は制御信号ｌｌ１１０２を
介して切替え手段５に主記憶装置１２からの読出しデー
タを選択するように指示する。また、チェック回路ろは
制御信号線１０５を介して実行回路２にマイクロプログ
ラム語レジスタ６の内容によって指定された動作を抑止
するため抑止信号を送出する。さらに、制御信号線１０
５は、制御記憶制御回路４にエラーの検出を報告する。
データ信号線１００を介して制御記憶に送出され、制御
記憶１の内部の１語が読出されてデータ信号線１０１を
介して切替え手段５の一方の入力端子に入力される。こ
のときには、チェック回路６から制＠信号線１０２を介
して切替え手段５に送出されている選択信号は、制御記
憶１からの読出しデータを選択している。切替え手段５
の出力はデータ信号線１０ろを介してマイクロプログラ
ム語レジスタ６にセットされる。続いて、マイクロプロ
グラム語レジスタ６の出力は、データ信号線１０４を介
してマイクロプログラムによって制御された実行回路２
へ送出される。実行回路２では、マイクロプログラム語
レジスタ６の内容で指定された動作を実行する。一方、
データ信号線１０４はチェック回路乙にも接続されてお
り、チェック回路６ではマイクロプログラム語レジスタ
６の内容をパリティチェックやハミングコードチェック
のような既知の方法によってチェックする。この結果、
エラーが検出されなければ制御信号線１０２の選択信号
は、切替え手段５に対して元のまま制御記憶１の読出し
データの選択を要求するのみであって、特に従来の装置
とは変った動作を行うことはない。しかし、エラーが検
出されると、チェック回路３は制御信号ｌｌ１１０２を
介して切替え手段５に主記憶装置１２からの読出しデー
タを選択するように指示する。また、チェック回路ろは
制御信号線１０５を介して実行回路２にマイクロプログ
ラム語レジスタ６の内容によって指定された動作を抑止
するため抑止信号を送出する。さらに、制御信号線１０
５は、制御記憶制御回路４にエラーの検出を報告する。
次に、制御記憶制御回路４のチェック回路６からエラー
報告を受信した後には、通常、毎マシンサイクルごとに
制御記憶１から切替え手段５を介してマイクロプログラ
ム語レジスタ６に取込んでいる入力を抑止する。さらに
、マイクロプログラムアドレスレジスタ７の内部のマイ
クロプログラム語アドレスは、データ信号［００を介し
てシフト回路８に送出されて２ビツトだけシフトされる
。これは、主記憶アドレスをバイト・アドレスとし、マ
イクロプログラム語を４バイトで構成スるための変換で
ある。さらに、シフト回路８の出力はデータ信号線１０
６を介して加算回路１ｏの一方の端子に入力され、加算
回路１ｏの他方の端子にはマイクロプログラム語ポイン
タレジスタ９の出力がデータ信号線１０７を介して入力
される。
報告を受信した後には、通常、毎マシンサイクルごとに
制御記憶１から切替え手段５を介してマイクロプログラ
ム語レジスタ６に取込んでいる入力を抑止する。さらに
、マイクロプログラムアドレスレジスタ７の内部のマイ
クロプログラム語アドレスは、データ信号［００を介し
てシフト回路８に送出されて２ビツトだけシフトされる
。これは、主記憶アドレスをバイト・アドレスとし、マ
イクロプログラム語を４バイトで構成スるための変換で
ある。さらに、シフト回路８の出力はデータ信号線１０
６を介して加算回路１ｏの一方の端子に入力され、加算
回路１ｏの他方の端子にはマイクロプログラム語ポイン
タレジスタ９の出力がデータ信号線１０７を介して入力
される。
加算回路１０の出力は、既に説明したようをこ上記の演
算によりエラーの発生したマイクロプログラム語に対応
した主記憶装置１２の内部のマイクロプログラム語アド
レスを指示している。加算回路１０の出力は、データ信
号線１０８を介してメモリアクセスレジスタ１１にセッ
トされる。制御記憶制御回路４は主記憶装置１２に対す
るメモリアクセス要求コードな生成し、制御信号線１１
Ｇを介して主記憶装置１２に送出される。このとき、メ
モリアクセスレジスタ１１の出力はデータ信号ｉ！１１
０９を介して主記憶装置１２へ送出される。
算によりエラーの発生したマイクロプログラム語に対応
した主記憶装置１２の内部のマイクロプログラム語アド
レスを指示している。加算回路１０の出力は、データ信
号線１０８を介してメモリアクセスレジスタ１１にセッ
トされる。制御記憶制御回路４は主記憶装置１２に対す
るメモリアクセス要求コードな生成し、制御信号線１１
Ｇを介して主記憶装置１２に送出される。このとき、メ
モリアクセスレジスタ１１の出力はデータ信号ｉ！１１
０９を介して主記憶装置１２へ送出される。
この後、主記憶装置１２は上記の要求を元にして既知の
方法によって読出し動作を実行し、上記動作の終了時に
制御信号線１１１を介してメモリアクセスリプライ信号
を制御記憶制御回路４へ送出し、読出しデータをデータ
信号線１１２を介して切替え手段５へ送出する。そこで
、制御配憶制御回路４はマイクロプログラム語レジスタ
６へのデータ取込みの抑止を解除する。このとき、切替
え手段５では主記憶装置１２からの読出しデータを選択
しているため、マイクロプログラム語レジスタ６には主
記憶装置１２からの読出しデータが取込まれる。そこで
、マイクロプログラム語レジスタ６の出力は実行回路２
に送出され、通常のマイクロプログラム制御による動作
が再開される。
方法によって読出し動作を実行し、上記動作の終了時に
制御信号線１１１を介してメモリアクセスリプライ信号
を制御記憶制御回路４へ送出し、読出しデータをデータ
信号線１１２を介して切替え手段５へ送出する。そこで
、制御配憶制御回路４はマイクロプログラム語レジスタ
６へのデータ取込みの抑止を解除する。このとき、切替
え手段５では主記憶装置１２からの読出しデータを選択
しているため、マイクロプログラム語レジスタ６には主
記憶装置１２からの読出しデータが取込まれる。そこで
、マイクロプログラム語レジスタ６の出力は実行回路２
に送出され、通常のマイクロプログラム制御による動作
が再開される。
（発明の効果）
本発明は以上説明したように、制御記憶にエラーが発生
した場合にも主記憶装置の内部のマイクロプログラム語
を自動的に読出すことによシ、システムの継続運転を可
能にするという効果がある。
した場合にも主記憶装置の内部のマイクロプログラム語
を自動的に読出すことによシ、システムの継続運転を可
能にするという効果がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図でおる。 第２図は、制御記憶と主記憶装置とに含まれるマイクロ
プログラム語の相関関係を示す説明図である。 １・・・制御記憶 ２・・−実行回路 ろ令・・チェック回路 ４・・・制御記憶制御回路 ５唸−・切替え手段 ６・・Φマイクロプログラム語レジスタ７・拳・マイク
ロプログラムアドレスレジスタ８・・・シフト回路 ９・・魯マイクロプログラム語ポインタレシス１０・俸
−加算回路 １１・・・メモリアドレスレジスタ １２・・・主記憶装置
ブロック図でおる。 第２図は、制御記憶と主記憶装置とに含まれるマイクロ
プログラム語の相関関係を示す説明図である。 １・・・制御記憶 ２・・−実行回路 ろ令・・チェック回路 ４・・・制御記憶制御回路 ５唸−・切替え手段 ６・・Φマイクロプログラム語レジスタ７・拳・マイク
ロプログラムアドレスレジスタ８・・・シフト回路 ９・・魯マイクロプログラム語ポインタレシス１０・俸
−加算回路 １１・・・メモリアドレスレジスタ １２・・・主記憶装置
Claims (1)
- 第１のマイクロプログラム語より成る制御情報を格納す
るための制御記憶と、前記制御記憶から読出した前記第
１のマイクロプログラム語をチエツクするためのチエツ
ク手段と、前記チエツク手段によつて訂正できないエラ
ーの状態が検出された時にはマイクロプログラムにより
制御される回路に対していつたん実行を抑止すると共に
、前記エラーの状態が解除された時には前記抑止を解除
するための実行制御手段と、前記エラーの発生時には主
記憶装置より前記マイクロプログラムを読出して前記エ
ラーを解除することができるように前記マイクロプログ
ラムのアドレスを前記主記憶装置の主記憶アドレスに変
換するためのアドレス変換手段と、前記エラーの発生時
には前記主記憶アドレスにより前記主記憶装置から前記
第１のマイクロプログラム語と同じ内容を有する第２の
マイクロプログラム語を読出すためのメモリアクセス手
段と、前記メモリアクセス手段により読出された前記第
２のマイクロプログラム語か、あるいは前記制御記憶か
ら読出された前記第１のマイクロプログラム語かを切替
えて選択するための切替え手段とを具備して構成したこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203057A JPS6180427A (ja) | 1984-09-28 | 1984-09-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203057A JPS6180427A (ja) | 1984-09-28 | 1984-09-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180427A true JPS6180427A (ja) | 1986-04-24 |
Family
ID=16467622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203057A Pending JPS6180427A (ja) | 1984-09-28 | 1984-09-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0726988U (ja) * | 1994-06-06 | 1995-05-19 | 三洋電機株式会社 | 光学式記録ディスク |
-
1984
- 1984-09-28 JP JP59203057A patent/JPS6180427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0726988U (ja) * | 1994-06-06 | 1995-05-19 | 三洋電機株式会社 | 光学式記録ディスク |
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