JPS6180439A

JPS6180439A - キヤツシユメモリ

Info

Publication number: JPS6180439A
Application number: JP59203053A
Authority: JP
Inventors: Hideo Morisue; 森末　秀雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデータ処理装置のキャッシュメモリに関し、特
にその内容を効率良く消去する方式に関する。

（従来の技術）キャッシュメモリは、アクセス速度の遅い主記憶装置と
動作速度の速い処理装置との間に置かれる高速の記憶装
置でろり、処理装置が頻繁にアクセスする情報を蓄えて
おくことにより処理装置の実効的な動作速度を向上させ
る効果を有するものでおる。いま、キャッシュメモリが
処理装置ごとに設けられているものと想定する。ここで
、主記憶装置を共有している他の処理装置によって主記
憶装置のめる番地の内容を書替える場合に、もしキャッ
シュメモリの内部に該当する番地の書替え前の情報が入
っていればそれを消去する必要がめる。第１の消去方式
は、処理装置によって主記憶装置の内容を書替える都度
、他の処理装置に対して該当番地を知らせ、他の装置の
内部のキャツシュメモ１１０当該番地を含むブロックの
内容も同時に消去するものでおる。

第２の消去方式は、書替えの都度、キャッシュメモリの
内容を消去しないで、プログラムの論理上必要なタイミ
ングでキャッシュメモリの全体内容を消去するものであ
る。

通常は、上記第１あるいは第２の方式が採用されてい−
る。第２の方式ではハードウェア量が少ないとはいえ、
キャッシュのヒツト率が低下し、これによる処理装置の
性能低下が大きいという問題がある。したがって、第１
の方式が多く採用されている。しかし、異なる種類の処
理装置や主記憶装置から成立っているマルチプロセサシ
ステムのような場合には、第１の方式は不可能であり、
第２の方式は性能の低下が大きすぎるというような問題
がある。

例えば、第２図は２台の中央処理装置１０１゜１０２と
、２台の主記憶装置１０３，１０４とを１台のシステム
制御ユニツ）１０５に接続して構成したシステムである
。第１図において、第２の中央処理装置１０２と第２の
主記憶装置１０４とはそれぞれ第１の中央処理装置１０
１と第１の主記憶装置１０３とに比較して、非常に大き
なデータ転送能力を有する装置で６って、通常は＃！１
の中央処理装置１０１は第１の主記憶装置１０３をアク
セスする機会が多く、第２の中央処理装置１０２は第２
の主記憶装置１０４をアクセスする機会が多い、しかし
、時には逆側の主記憶装置にもアクセスする機会があり
、このような場合には第１の中央処理装置１０１のキャ
ッシュメモリは第２の中央処理装置１０２の第２の主記
憶装置１０４への高速な書込みに応じて主記憶装置の番
地に対応して消去を行うことができない、そこで、ある
タイミングにおいて第１の中央処理装置１０１のキャッ
シュメモリの内容をすべて消去スることが必要になる。

しかし、第１の中央処理装置１０１のキャッシュメモリ
の内容はほとんど第１の主記憶装置１０３のものである
ので、無駄の多い消去を行って性能を低下させることに
なる。

第３図は、第２図の一部を詳細に説明したブロック図で
おる。第８図においてシステム制御ユニット１０５は第
１および第２の中央処理装置１０１．１０２から第１お
よび第２の主記憶装置１０３．１０４へのアクセスの整
理を行う装置である。主記憶アクセスのためのインター
フェース信号線２〜５は一般に主記憶アクセスコマンド
（Ｃ）と、主記憶番地（Ａ）と、８込みデータ（ＷＤ）
と、読出しデータ（ＲＤ）とを取扱うものである。ろお
よび５はそれぞれ高い転送能力を有するインターフェー
ス信°帯線であり、データ幅が大きい。したがって、コ
マンド番地やデータの転送に要するサイクルタイムは短
い。

第２の中央処理装置１０２から第１の主記憶装置１０る
へ書込みアクセスが行われた時に、第１の主記憶装置１
０３への信号線１１に含まれた番地情報が信号線１２を
介して第１の中央処理装置１０１へも送出され、第１の
中央処理装置１０１によプキャッシュメモリの内容の消
去（該当番地）が行われる。他装置による書込みに伴う
轟該番地でのキャッシュメモリの内容の消去は、極めて
一般的な技術により行うことができるので詳細な説明は
省略する。

（発明が解決しようとする問題点）上に説明したように、従来技術によるキャッシュメ舌り
の内容消去方式ではハードウェア上の制約によりアクセ
ス性能が低下するという問題がめった。

本発明の目的は、第１の主記憶装置への書込みの場合に
は該当番地を第１の中央処理装置のキャッシュメモリに
通知して書込みの都度消去し、第２の主記憶装置への書
込みの場合にはその都度消去せず、別のタイくングでキ
ャッシュメモリの内部の第２の主記憶装置の情報のみを
全部消去するようにして上記欠点を除去し、内容消去に
おいてヒツト率の低下が少ないように構成したキャッシ
ュメモリを提供することにめる。

（問題点を解決するための手段）本発明によるキャッシュメモリは、アドレスレジスタと
、キャッシュ用ＲＡＭと、比較器と、カウンタき１選択
手段とを備えて構成したものである。

アドレスレジスタは、装置識別情報を含む主記憶番地を
格納するためのものでめる・キャッシュ用ＲＡＭは主記憶番地の一部フイールドを装
置識別フィールド、および有効表示フィールドとして有
し、他のフィールドをデータフィールドとして有するも
のでおる。

比較器は、キャッシュ用ＲＡＭの装置識別フィールドと
７ドレスレジスタの内部を成す装置識別情報とを比較し
、上記両情報の一致によりキャッシュ用ＲＡＭのヒツト
を検出するためのものでめる。

主記憶番地が２台の異なった第１および第２の主記憶装
置に対して連続して与えられたものとしてカウンタは第
１および第２の主記憶装置のうちで使用されていない方
の有効表示をリセットし続けておくようにアドレスカウ
ントを与えるためのものでおる。

選択手段は、キャッシュ用ＲＡＭ、カウンタ、ならびに
アドレスカウンタを組合せることによって決定された２
台の主記憶装置の使用状態をキャッシュ用ＲＡＭの有効
表示フィールドに従って表示し、外部の周辺装置にキャ
ッシュ内容の書込み／消去の指示を選択的に与えて第１
の主記憶装置には書込みの都度、内容を消去できるよう
にするためのものである。

（実施例）次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるキャッシュメモリの一実施例を
示す構成ブロック図でらる。

第１図において、ろ０はアドレスレジスタ、６５１．３
２はそれぞれアドレスレジスタろ０の内部のフィールド
、４０はキャッシュ用ＲＡＭ。

４１は有効表示フィールド、４２はアドレスフィールド
、４ろはデータフィールド、４４．４５は有効表示フィ
ールド、４６〜４９はセレクタ、５０は比較器、５１は
論理積回路、６０はツリツブフロップ、６１はカウンタ
、７０は装置識別回路である。

第１図において、アドレスレジスタ！ＩＯにセットされ
た上記憶番地の内の一部のフィールドがキャッシュ用Ｒ
ＡＭ４０のアドレスとなる。このとき、キャッシュメモ
リがヒツトしていれば、キャツ／ユ用ＲＡＭ４０のデー
タフィール）”４５から目的とするデータが読出される
。キャッシュ用ＲＡＭ４０の内部のフィールド４１．４
２がディレクトリを構成してお）、アドレスフィールド
４２の内容とアドレスレジスタ３０の一部フイールド６
１の内容とが比較器５０で比較される。そこで両者が一
致しておシ、デルクトリの内部の有効表示フィールド４
１が％ｌ　＃、すなわち嘱有効ｌの時にヒツトするとみ
なされる。

本実施例では、有効表示がＶｓ（４１）、Ｖｘ（４４）
、Ｖｓ　（４５）の８個にめシ、アドレスレジスタろ０
にセットされた番地が第１の主記憶装置１０３を示して
いるか、あるいは第２の主記憶装置１０４を示している
かを装置識別回路７０によって判定し、その結果によっ
て有効表示してＶｌ（４１）を使用するか、■、（４４
）を使用するか、またはＶ３（４５）を使用するかを決
定する。セレクタ４９は上記の切替えのための切替え回
路であり、第１の主記憶装置１０３の時にはＶｌ（４１
）を選ぶようになっている＊Ｖ雪　（４４）とＶｓ（４
５）との内のいずれを使用するかは、ツリツブフロップ
６０にセットされた値で決定される１例えば、フリップ
フロップ６０にセットされた値が％Ｏｌであると、セレ
クタ４ａによってＶ、（４４）が選ばれる。このとき、
Ｖｓ（４４）のアドレスとしてはアドレスレジスタ３０
にセットされた値がセレクタ４６によって選ばれ、Ｖｓ
（４５）のアドレスとしてはカウンタ６１にセットされ
た値がセレクタ４７によって選ばれて与えられている。

カウンタ６１はキャッシュメモリの動作中に、使用して
いない方の有効表示ビットをリセットする作業を行うた
めのものである。

第２の主記憶装置１０４に関するキャッシュメモリの全
内容の消去は、プログラムの論理に必要なタイミングで
ソフトウェア命令によって指示される。しかし、上記の
表示が送出されると、フリップフロップ６０は反転して
％１１となる。これによって、第２の主記憶装置１０４
の有効を表示するため、Ｖｓ（４５）が使用される。こ
のとき、ｖｓの内容はキャッシュ用ＲＡＭ４０の全ワー
ドにわたって既に％Ｏ１にリセットされているので、こ
の段階でキャッシュメモリの内部に記憶された第２の主
記憶装置１０４に関する情報は全部消去されたことにな
る。

上記アドレスがカウンタ６１に切替えられたので、この
後では１マシンサイクルに１ワードずつの割合でカウン
タの更新に伴ってＶｚ（４４）の内容がリセットされる
。上記のリセットが完了した後、再び第２の主記憶装置
１０４の全情報の消去が指示されると、フリップフロッ
プ６０を反転することによってｖ雪が使用されることに
なり、上記全内容の消去が行われたことになる。

第１の主記憶装置１０ろへのデータの書込みに伴って送
られてくる番地情報に従って、その都度Ｖｓ（４１）の
内容は消去される。この方法の詳細は公知でおる０以上
のようにして第１および第２の主記憶装置１０３．１０
４へのデータの書込みに対し、それぞれ最適な方法によ
ってキャッシュメモリの内容の消去が達成される。第２
の主記憶装置１０４の有効を表示するため、Ｖｘ（４４
）のみが定義されているものとすると％　ｖｓの消去を
行っている期間にキャッシュメモリを参照することがで
きない。また、Ｖｓ（４４）とＶｓ（４５）とをすべて
消去し、有効表示をｖｌのみに限定すると、消去作業は
キャッシュ用ＲＡＭ４０の内部の番地フィールド４２の
一部を読出して第２の主記憶装置１０４０番地でらるこ
とをチェックしながら消去してゆく必要がろる。いずれ
にしても、本実施例に比べてキャッシュメモリの内容の
消去に要するみかけの時間がはるかに長くなる。しかし
、この場合にはキャッシュメモリの内容を第１の主記憶
装置１０ろの情報も含めて全部消去することによる処理
装置の性能低下は避けられる。

（発明の効果）以上説明したように、本発明ではキャッシュメモリの内
容の消去方式を動的に選択することにより、異なるタイ
プの装置を結合して形成したシステムにおける性能を向
上させることができるきいう効果がある。

【図面の簡単な説明】

第１図は、本発明によるキャッシュメモリの一実施例に
おける構成を示すブロック構成図である。第２図は、データ処理システムにおける中央処理装置や
記憶装置の一般的な接続関係を示すブロック図でらる・
　　　′ 第３図は、第２図の一部を詳細に示したブロック図であ
る。ろ０＠・曝アドレスレジスタ４０　・　−・ＲＡＭ４６〜４９・・ｅセレクタ５０・・・比較回路５１・・・論理積回路６０・・ｅフリップフロップ６１・会−カウンタ

Claims

【特許請求の範囲】

装置識別情報を含む主記憶番地を格納するためのアドレ
スレジスタと、前記主記憶番地の一部フイールドを装置
識別フイールドおよび有効表示フイールドとして有し、
他のフイールドをデータフイールドとして有するキヤツ
シユ用ＲＡＭと、前記キヤツシユ用ＲＡＭの前記装置識
別フイールドと前記アドレスレジスタの内部の一部を成
す装置識別情報とを比較して前記両情報の一致により前
記キヤツシユ用ＲＡＭのビツトを検出するための比較器
と、前記主記憶番地が２台の異なつた第１および第２の
主記憶装置に対して連続して与えられたものとして前記
第１および第２の主記憶装置のうちで使用されていない
方の有効表示をリセツトし続けておくようにアドレスカ
ウントを与えるためのカウンタと、前記キヤツシユ用Ｒ
ＡＭ、前記カウンタ、ならびに前記アドレスレジスタを
組合せることによつて決定された前記２台の主記憶装置
の使用状態を前記キヤツシユ用ＲＡＭの有効表示のフイ
ールドに従つて表示し、外部にキヤツシユ内容書込み／
消去の指示を選択的に与えて前記第１の主記憶装置には
書込みの都度、内容を消去できるようにするための選択
手段とを具備して構成したことを特徴とするキヤツシユ
メモリ。