JPS6180438A - キヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置のキャッシュメモリに関し、特
にその内容を効率良く消去する方式（従来の技術） キャッシュメモリはアクセス速度の遅い主記憶装置と動
作速度の速い処理装置との間に置かれる高速の記憶装置
であり、処理装置が頻繁にアクセスする情報を蓄えてお
くことによし処理装置の実効的な動作速度を向上させる
効果を有するものである。いま、キャッシュメモリが処
理装置ごと九設けられてｂるものと想定する。

ここで、主記憶装置を共有している他の処理装置によっ
て主記憶装置の成る番地の内容を書替える場合に、もし
キャッシュメモリの内部に該当する番地の書替え前の情
報が入っていれば、それを消去する必要がある。第１の
消去方式は、処理装置によって主記憶装置の内容を書替
える都度、他の処理装置に対して該当番地を知らせ、他
の装置の内部のキャッシュメモリの当該番地を含むブロ
ックの内容も同時に消去するものである。

第２の消去方式は書替えの都度、キャッシュメモリの内
容を消去しないで、プログラムの論理上必要なタイミン
グで中ヤツシュメモリの全体内容を消去するものである
。

通常は、上記第１ある−は１Ｆ、２の方式が採用されて
ｈる。第２の方式ではハードウェア量が少ないとは云え
、キャッシュのヒツト率が低下し、これによる処理装置
の性能低下が大きいと云う問題がある。従って、ｇｔの
方式が多く採用されている。しかし、異なる種類の処理
装置や主記憶装置から成立って込るマルチプロセサシス
テムのような場合には、第１の方式は不可能であり、第
２の方式は性能の低下が大きすぎるというよりな間堰が
ある。

例えば、第２図は２台の中央処理装置ｌｏｔ　。

１０２と、２台の主記憶装置１０３　、１０４とを１台
のシステム制御ユニツ）　１０５に接続して構成したシ
ステムである。第１図において、第２の中央処理装置１
０２と第２の主記憶装置１０４とはそれぞれ第１の中央
処理装置１０１と第１の主記憶装置１０３とに比較して
、非常に大きなデータ転送能力を有する装置であって、
通常は第１の中央処理！ｉｅ置１０１は第１の主記憶装
置１０３をアクセスする機会が多く、第２の中央処理装
置１０２は第２の主記憶装置１０４をアクセスする機会
が多込。しかし、時には逆側の主記憶装置にもアクセス
する機会があり、このような場合には第１の中央処理装
置１０１のキャッシュメモリは第２の中央処理装置１０
２の第２の主記憶装置１０４への高速な書込みに忘じて
主記憶装置の番地に対応して消去分行うことができなり
０そこで、成るタイミングに’Ｊ？’ａで４１の中央処
理装置１０１のキャッシュメモリの内容をすべて消去す
ることが必要になる。しかし、第１の中央処理１ｉ１０
Ｌのキャッシュメモリの内容はほとんど第１の主記憶装
置１０３のものであるので、無駄の多い消去を行って性
能を低下させることになる。

第３図は、第２図の一部を詳細に説明したブロック図で
ある。第３図においてシステム制御ユニツ）　１０５は
第１および第２の中央処理装置１０１　、１０２から第
１および第２の主記憶装置１０３　、１０４へのアクセ
スの整理を行う装置である。主記憶アクセスのためのイ
ンタフェース信号線２〜５は一般に主記憶アクセスコマ
ンド（０）と、主記憶番地（Ａ）と、書込みデータ（Ｗ
Ｄ）と、読出しデータ（ＲＤ）　とを取扱うものである
。３および５はそれぞれ高い転送能力を有するインター
フェース信号線であり、今データ幅が大きい。従って、
コマンド番地やデータの転送に要するサイクルタイムは
短騒。

第２の中央処理装置１０２から第１の主記憶装置１０３
へ書込みアクセスが行われた時に、第１の主記憶装置１
０３への信号線１１に含まれた番地情報が信号線１２を
介して第１の中央処理装置１０１へも送出され、第１の
中央処理装置ｌｏ１によりキャッシュメモリの内容の消
去（該当番地）が行われる。他装置による書込みに伴う
当該番地でのキャッシュメモリの内容の消去は、極めて
一般的な技術によゆ行うことができるので詳細な説明は
省略する。

（発明が解決しようとする問題点） 上に説明したように、従来技術によるキャッシュメモリ
の内容消去方式ではハードウェア上の制約によ抄アクセ
ス性能が低下すると云う問題があった。

本発明の目的は、第１の主記憶装置への書込みの場合に
は該当番地を第１の中央処理装置のキャッシュメモリに
通知して書込みの都度消去し、第２の主記憶装置への書
込みの場合にはその都度消去せず、別のタイミングでキ
ャッシュメモリの内部の第２の主記憶装置の情報のみを
全部消去するようにして上記欠点を除去し、内容消去に
おいてヒツト率の低下が少ないように構成したキャッシ
ュメモリを提供することにある。

（問題点を解決するための手段） 本発明によるキャッシュメモリはアドレスレジスタと、
キャッシュ用ＲＡＭと、第１の比較器と、境界レジスタ
と、第２の比較器と、カウンタと、選択手段とを備えて
構成したものである。

アドレスレジスタは、主記憶番地を格納するためのもの
である。

キャッシュ用Ｒ，Ａ　Ｍは主記憶番地の一部フイールド
をアドレスフィールドおよび有効表示フィールドとして
有し、他のフィールドをデータフィールドとして有する
ものである。

第１の比較器は、キャッシュ用ＲＡ　Ｍのアドレスとア
ドレスレジスタの内部を成すアドレスとを比較し、上記
両アドレスの一致によりキャッシュ用ＲＡＭのヒツトを
検出するためのものである。

境界レジスタは、主記憶番地が２台の異なった第１およ
び第２の主記憶装置に対して連続して与えられたものと
して、第１および第２の主記憶装置の間の境界アドレス
を格納するためのものである。

第２の比較器は、アドレスレジスタの上記一部を成すア
ドレスと境界レジスタの内容とを比較して、上記第１お
よび第２の主記憶装置を区別するためのものである。

カウンタは、第１および第２の主記憶装置のうちで使用
されていなＡ方の有効表示をリセットし続けておくよう
に、アドレスカウンタを与えるためのものである。

選択手段は、キャッシュ用ＲＡＭ、カウンタ、アドレス
カウンタ、ならびに第２の比較回路を組合せることによ
って決定された２台の主記憶装置の使用状態をキャッシ
ュ用Ｒ，ＡＭの有効表示フィールドに従って表示し、外
部の周辺装置にキャッシュ内容の書込み／消去の指示を
選択的に与えて第１の主記憶装置には書込みの都度、内
容を消去できるようにするためのものである。

（実　施例） 次だ、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるキャッシュメモリの一実施例を
示す構成ブロック図である。

第１図におｈて、３０はアドレスレジスタ、３１゜３２
はそれぞれアドレスレジスタ３０の内部のフィールド、
４０はキャッシュ用ＲＡＭ、４１は有効表示フィールド
、４２はアドレスフィールド、４３はデータフィールド
、４４．４５は有効表示フィールド、４６〜４９はセレ
クタ、５０は第１の比較回路、５１は論理積回路、６０
は７リツプフロツプ、６１はカウンタ、７０は第１およ
び第２の主記憶装置間の境界番地を保持するための境界
レジスタ、７１は第２の比較回路である。

第１図において、アドレスレジスタ３０にセットされた
主記憶番地の内の一部のフィールドが中ヤツシュ用ＲＡ
Ｍ４０のアドレスとなる。この時、キャッシュメモリが
ヒツトしてｂれば、キャッシュ用ＲＡＭ４ｏのデータフ
ィールド４３から目的とするデータが読出される。・ キャッシュ用ＲＡ　Ｍ２Ｏの内部のフィールド４１゜４
２がディレクトリを構成しており、アドレスフィールド
４２の内容とアドレスレジスタ３０の一部トリの内部の
有効表示フィールド４１が１１＃。

すなわち“有効”の時にヒツトするとみなされる。

本実施例では、有効表示がＶｔ　（４１）　、Ｖｌ（４
４）。

Ｖｌ（４５）の３個にあり、アドレスレジスタ３０にセ
ットされた番地が第１の主記憶装置１０３を示している
か、あるいは第２の主記憶装置１０４を示しているかを
境界レジスタ７０および第２の比較器７１によって判定
し、その結果によって有効表示してｖｓ（４１）を使用
するか、Ｖｌ（４４）を使用するか、またはＶｌ（４５
）を使用するかを決定する。セレクタ４９は上記の切替
えのための切替え回路であり、第１の主記憶装置１０３
の時にはＶｓ（４１）を選ぶようになっている。ｖｌ（
４４）とＶｌ（４５）との内のいずれを使用するかは、
フリップフロップ６０にセットされた値で決定される。

例えば、フリップフロップ６０にセットされた値がＭＯ
”であると、セレクタ４８によってＶｌ　（４４）が選
ばれる。この時、Ｖｚ（４４）のアドレスとしテハアド
レスレジスタ３０にセットされた値がセレクタ４６によ
って選ばれ、Ｖｓ（４５）のアドレスとしてはカウンタ
６１にセットされた値がセレクタ４７によって選ばれて
与えられて−る。カウンタ６１はキャッシュメモリの動
作中に、使用していない方の有効表示ビットをリセット
する作業を行うためのものである。

第２の主記憶装置１０４に関するキャッシュメモリの全
内容の消去は、プログラムの論理に必要なタイミングで
ノアトウエア命令によって指示される。しかし、上記の
表示が送出されると、フリップ７０ツブ６０は反転して
１１＃となる。

これによって、第２の主記憶装置１０４の有効を表示す
るため、Ｖｌ（４５）が使用される。この時ｖ３の内容
はキャッシュ用ＲＡＭ４０の全ワードにわたって既に＠
０＃にリセットされて込るので、この段階でキャッシュ
メモリの内部に記憶された、第２の主記憶装置１０４に
関する情報は全部消去されたことになる。

上記アドレスがカウンタ６１に切替えられたので、この
後では１マシンサイクルに１ワードずつの割合でカウン
タの更新に伴ってＶｌ（４４）の内容がリセットされる
。上記のリセットが完了した後、再び第２の主記憶装置
１０４の全情報の消去が指示されると、フリップフロッ
プ６０を反転することによってｖｌが使用されることに
なり、上記全内容の消去が行われたことになる。

第１の主記憶装置１０３へのデータの書込みに伴って送
られてぐる番地情報（従って、その都度、Ｖｔ（４１）
の内容は消去される。この方法の詳細は公知である。以
上のよう圧して、第１および第２の主記憶装置１０３　
、１０４へのデータの書込みに対し、それぞれ最適な方
法によってキャッシュメモリの内容の消去が達成される
。第２の主記憶袋ｆ１０４の有効を表示するため、ｖｌ
（４４）のみが定義されているものとすると、ｖｌの消
去を行っている期間にキャッシュメモリを参照すること
ができなＡｏまた、Ｖｌ（４４）とｖｓ（４５）とをす
べて消去し、有効表示をｖｌのみに限定すると、消去作
業はキャッシュ用ＲＡＭ４０の内部の番地フィールド４
２の一部を読出して、第２の主記憶装置１０４の番地で
あることをチェックしながら消去してゆく必要がある。

いずれにしても、本実施例に比べてキャッシュメモリの
内容の消去に要するみかけの時間が、はるかに長くなる
。しかし、この場合にはキャッシュメモリの内容を第１
の主記憶装置１０３の情報も含めて全部消去することに
よる処理装置の性能低下は避けられる。

（発明の効果） 以上説明したように、本発明では、キャッシュメモリの
内容の消去方式を動的に選択することによ）、異なるタ
イプの装置を結合して形成したシステムにおける性能を
向上させることができると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるキャッシュメモリの一実施例に
おける構成を示すブロック構成図である。 第２図は、データ処理システムにおける中央処理製電や
記憶装置の一般的な接続関係を示すブロック図である。 第３図は、第２図の一部を詳細に示したプロツク図であ
る。 ３０・・・アドレスレジスタ　　４ｏ・・・ＲＡ　Ｍ４
６〜４９・・・セレクタ　　５０．７１・・・比較回路
５１・・・論理積回路　　６０・・・フリップフロップ
６１・・・カウンタ　　　７０・・・レジスタ３１．３
２．４１〜４５・・・フィールド１０１　、１０２・・
・中央処理装置 １０３　、１０４・・・主記憶装置 １０５・・・システム制御ユニット ２〜５，１１．１２・・・信号線 特許出願人　　日本電気株式会社 代理人　弁理士　井　　ノ　　ロ　　　壽／Ｉ′ｌ　　
　口

Claims (1)

【特許請求の範囲】
1. 主記憶番地を格納するためのアドレスレジスタと、前記
   主記憶番地の一部フイールドをアドレスフイールドおよ
   び有効表示フイールドとして有し、他のフイールドをデ
   ータフイールドとして有するキヤツシユ用ＲＡＭと、前
   記キヤツシユ用ＲＡＭの前記アドレスと前記アドレスレ
   ジスタの内部の一部を成すアドレスとを比較して前記両
   アドレスの一致により前記キヤツシユ用ＲＡＭのヒツト
   を検出するための第１の比較器と、前記主記憶番地が２
   台の異なつた第１および第２の主記憶装置に対して連続
   して与えられたものとして前記第１および第２の主記憶
   装置の間の境界アドレスを格納するための境界レジスタ
   と、前記アドレスレジスタの前記一部を成すアドレスと
   前記境界レジスタの内容とを比較して前記第１および第
   ２の主記憶装置を区別するための第２の比較器と、前記
   第１および第２の主記憶装置のうちで使用されていない
   方の有効表示をリセツトし続けておくようにアドレスカ
   ウントを与えるためのカウンタと、前記キヤツシユ用Ｒ
   ＡＭ、前記カウンタ、前記アドレスレジスタ、ならびに
   前記第２の比較回路を組合せることによつて決定された
   前記２台の主記憶装置の使用状態を前記キヤツシユ用Ｒ
   ＡＭの有効表示のフイールドに従つて表示し、外部にキ
   ヤツシユ内容書込み消去の指示を選択的に与えて前記第
   １の主記憶装置には書込みの都度、内容を消去できるよ
   うにするための選択手段とを具備して構成したことを特
   徴とするキヤツシユメモリ。