JPS6180467A - 画像演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル画像データを演算処理して最適な
画像データを（ｑる画像演算装置に関する。

（従来の技術） ディジタル画像計測装置は、例えば血液等の拡大画像を
ディジタルデータに変換し、赤血球、白血球等の単位画
像データごとにディジタル演算処理を行い、所望の画像
データを得るようになっている。ディジタル画像計測装
置のうち、ディジタル′ｍ淡画像を処理する装置では、
従来、以下のような３つの機能に対応してそれぞれ別の
ボードに回路が形成されていた。

■ビデオ入出力部 テレビカメラ等から送られてくる映像信号とディジタル
データとの間の信号の変換を行う回路部。

■画像、メモリ部 ディジタル化された処理対象画像データ或いは処理画像
データを記憶する回路部。

０画（９演算器 入力された濃淡画像データに対して演算処理を行う回路
部。

（発明が解決しようとする問題点） 前述したように、従来装置によれば前述した３つの１能
に対応してボードが分かれていた。このため、これらボ
ードを組合せて種々の画像処理を行うためのインターフ
ェイス回路が必要となり、かつ准唯な回路となっていた
。また、ハードウェアシステムの構成面から見ると、モ
ノクロ画像処理のハードウェアを３粗相合せて、Ｒ（赤
）、Ｇ（緑）、Ｂ（青）カラー３色の画像処理も１テえ
るようなフレキシビリティを持たせることができなかっ
た。更に、従来装置によれば、画像メモリと演算器が分
離されているため、読出された画像データに演算処理を
施した結果をすぐに同じ場所の画像データとして書込む
ようなビデオレートの高速処理も、回路部品間の遅延が
大きいため実現することができなかった。

本発明はこのような点に鑑みてなされたものであって、
その第１の目的は、画像の高速演算が可能な簡単な構成
の画像演算装置を実現することであり、第２の目的はＲ
，Ｇ、Ｂカラー３色の画像処理も行える画像演算装置を
実現することにある。

（問題点を解決するための手段） 前記した問題点を解決する第１の発明はテレビカメラか
らの映像信号とディジタルデータとの変換を行うビデオ
入出力部と、該ディジタル化されたテレビカメラの映像
信号或いは処理画像データを記憶するメモリ部と、複数
個の画像データを受けて各種演算処理を行い処理データ
を出力する画像演算器と、油記ビデオ入出力部、メモリ
部９画像演算器のデータライン及び外部との接続用バス
をマトリクス状に配し画像データの流れをＭａｌｌする
クロスバスイッチとにより構成されてなることを特徴と
しており、第２の発明はテレビカメラからの映像信号と
ディジタルデータとの変換を行うビデオ入出力部と、該
ディジタル化されたテレビカメラの映像信号或いは処理
画像データを記憶するメモリ部と、複数個の画像データ
を受けて各種演算処理を行い処理データを出力する画像
演算器と、前記ビデオ入出力部、メモリ部１画像演算器
のデータライン及び外部との接続用バスをマトリクス状
に配し画像データの流れを制御するクロスバ−スイッチ
とにより構成されてなる画像演算回路を複数個組合せて
なることを特徴とするものである。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、１０はテレビカメラからの映像（８号
を受けてディジタルデータに変換すると共に、変換され
たディジタル画像データ或いは外部からのディジタル画
像データを受けてアナログ映像信号に変換するビデオ入
出力部である。

該ビデオ入出力部１０は、テレビカメラからの映像信号
を増幅した後、ディジタルデータに変換するするディジ
タル変換部１１．該ディジタル変換部１１の出力データ
を受けるバッフ１ゲート１２及びディジタル画像データ
をアナログ画像信号（映像信号）に変換してモニタテレ
ビ等に送り出すアナログ変換部１３とから構成されてい
る。

２０は、ビデオ入出力部１０でディジタル化された画像
データ或いは処理画像データを記憶する画像メモリ部で
ある。該画像メモリ部２０は、画像メモリ２１及び該画
像メモリ２１にアドレスを与えるアドレス＄す胛部２２
とから構成されている。

３０は複ｖ１個の画像データを受けて各種演算処理を行
い、処理データを出力する画像演算器である。

該画像演算器３０は、画像データＰを受はビデオクロッ
クでシフト時間を制！３０するマルヂバイブラインレジ
スタ（以下ＭＰＲと略す）３１．該ＭＰＲ３１の出力を
アドレスとして受けるルックアップテーブル（以下ＬＵ
Ｔと略す〉３２．該ＬＵＴ３２の出力及び第２の画像デ
ータＱを受けて各種演算処理を行う算術論理演算ユニッ
ト（ＡＬＵ＞３３、該輝術論理演算ユニット３３と接続
されて桁上げ処理を行うロジック回路３４とから構成さ
れている。ロジック回路３４は外部ＰＧババス１と接続
されている。

４０は前記ビデオ入出力部１０．画像メモリ部２０、画
像演算器３０のデータライン及び外部との接続用バスを
マトリク状に配し画像データの流れを制御するクロスバ
スイッチである。該クロスバスイッチ４０は、画像デー
タＰがのるデータバスＢ２＋画像データＱがのるデータ
バスＢ３及び画像演算器３０の出力データＦがのるデー
タバスＢ４が縦方向に、ビデオ入出力部１ｏの入出力デ
ータバスＢｓ、画像メモリ部２０の入出力データパスＢ
ｓ、及び高速画像バス８７〜Ｂ　＋ｏが横方向に接、Ｖ
Ｃされたマトリクス状のデータバスから構成されている
。

ＢＺババスＢ５バス＋Ｂｓバスと８５バス、Ｂ２バスと
８６〜Ｂ＋ｏバス及びＢ３バスと８７〜Ｂ力バス間はそ
れぞれトランシーバ−で接続され、Ｂ４バスとＢ５バス
、Ｂ４バスとＢＳバス間は３ステートバツフアで接続さ
れ、Ｂ４バスと８７〜Ｂｉバス間はビデオクロックをシ
フトクロックとして受けるレジスタで接続され、Ｂ３バ
スと８８バス間はトランスペアレントラッチＬＡ及び３
ステートバツフアゲートＧ＋で接続されている。トラン
スペアレントラッチＬＡはＢ６バス上のデータをビデオ
クロックでラッチし、その出力はそれぞれＢ３バス及び
３ステートバツフア　Ｇ　Ｈに与えられる。４１はＢ３
バス上に定数データを与えるレジスタである。図中の各
バスに付した数字はビット数を表わしている（この項以
下同じ）。図に示された装置は、例えば画像を３２０Ｘ
２５６Ｘ８ビツトの分解能で処理し、演算処理精度の最
小単位を８ビツトとした場合を示している。そして、図
に示すビデオ入出力部１０２画像メモリ部２０゜画像演
算器３０．及びクロスバスイッチ４０は一枚のボード上
に形成されている。このように構成された装置の動作を
説明すれば、以下のとおりである。

ビデオ入出力部１０は、テレビカメラ（図示せず）から
送られてくる映像信号を増幅した後ディジタル変換部１
１内の△／Ｄ変換器で８ビツトのディジタルデータに変
換する。変換されたディジタルデータは、バッファ１１
２を介してＢＳバス上に出力される。一方、Ｂ５バスか
ら送られてくる画像処理されたディジタルデータはアナ
ログ変換部１３に入り、内蔵のＤ／Ａ変換器でアナログ
画像信号に変換される。（このとき、バッファ１２はデ
ータバス上のデータの衝突を避けるためにディスエーブ
ル状態にされる。）変換されたアナログ画像信号（映像
信号）は増幅された後、モニタテレビに送られ画像とし
て再生される。

画像メモリ部２０はＢ６バスを経由して入ってくるテレ
ビカメラからの（ビデオ入出力部１０からの）画像デー
タ、或いは画像演算器３０からの処理画像データ等を画
像メモリ２１に記憶すると共に、記憶された画像データ
を出力してＢｓバスにのせる動きをする。このような画
像データの書込み動作成いは読出し動作において、アド
レスｉ制御部２２はラスクスキャンにより画像メモリ２
１を走査して必要なアドレスを与える。

画像演算器３０はＢ２バス上の画像データＰ及びＢ３バ
ス上の画像データＱを受けて、算術論理演算ユニット３
３で所定の演算処理を行い、その結果を８４バスに出力
する２人力１出力の演算を行う、、２人力のうち、Ｂ２
バスからのデータＰを受けるＭＰＲ３１は、段数可変の
シフトレジスタから構成されており、データの遅延によ
る歪を補正している。このＭＰＲ３１の出力を受けるＬ
ＵＴ３２は、ＲＯＭ又はＲＡＭで構成されており、その
内部には入力画像データ（アドレスンに対する任意の１
人力関数データが変換テーブルとして格納されている。

、算術論理演算ユニット３３は変換された画像データＰ
′をそのｐ入力に、Ｂ３バスからの画像データＱをその
ｑ入力に受けて、積和囲障、絶対１ｌｉＩｎ出、濃度変
換等の基本演算をビデオレートで高速に行う。該停術論
理演笥ユニット３３は、高開度の演算も可能でありボー
ド間の桁上げ（詳細後述）はロジック回路３４及びＰＧ
ババス１を介してビデオレートで１テっている。

クロスバスイッチ４０は、ビデオ入出力部１０゜画像メ
モリ部２ｏ及び画像演算器３０の内部データバス〈デー
タライン）８２〜Ｂ８及びボード間連絡用の高速画像バ
ス（外部バス）８７〜Ｂ　１０をマトリクス状に配し、
その交点をオン／オフして画像データの流れを任意の方
向に切換えることができる。交点のオン／オフは、前述
したトランシーバ乃至は３ステートバツフ１等で行って
いる。

このように、本発明によれば、ビデオ入出力部１０、画
像メモリ都２０及び画像演算器３ｏを同一のボード上に
形成し、これら各構成部をマトリックス状のクロスバス
イッチ４ｏで互いにデータの授受を行わしめることによ
り、回路部品間のデータ遅延が少なくなるので高速デー
タ処理が可能となる。更に、本発明によれば各構成部を
クロスバスイッチで連絡しているのでインターフェイス
回路が不要となり、回路構成が簡単になる。

第１図に示す本発明回路を複数個組合せると、更に複雑
な画像演算処理を行わせることができる。

第２図は、第１図に示す本発明回路を３個組合せてこれ
ら回路を高速画像バスで相互接続しＲ〈赤）、Ｇ（緑）
、Ｂ（青）カラー３色の線形演算を行わせることのでき
る本発明の他の実施例を示す構成ブロック図である。説
明上、直接関係ない部分は省略しである。

図において、５ｏは第１の画像演算回路中の画ｍ演算器
（以下第１の画像演算器という）、６０は第２の画像演
算回路中の画像演算器（以下第２の画像演算器という）
、７０は第３の画像演算回路中の画像演算器（以下第３
の画像演算器という）である。Ａ１は第１の画像演算回
路中のビデオ入出力部を形成しているＡ／Ｄ変換器（以
下第１のＡ／Ｄ変換器という）で該Ａ／Ｄ変換器Ａ１は
、テレビカメラから送られてくる映像信号（赤信号成分
）をディジモル画順データＲに変換する。このディジタ
ル画像データＲは、第１の画像演算器５０にデータＰと
して入る。５１は入力画像データＰを入力データとして
ビデオクロックをシフトクロックとして受ける１段構成
のＭＰＲ１５２は該ＭＰＲ５１の出力をアドレスとして
受けるＬＵＴ、５３は該ＬＵＴ５２の出力をそのｐ入力
に、第２の画像データＱをそのｑ入力に受ける算術論理
演算ユニット、５４は第２の画像データＱに定数ｔｈを
与えるレジスタ、５゛５は第１の画像演算器５３の出力
Ｆをデータとして、ビデオクロックをシフトクロックと
して受けるレジスタである。

該レジスタ５５の出力は高速画像バスＤＢに接続される
。

上述の各構成要素は、第２第３の画像演算回路について
も同様である。叩も、Ａ２は第２のＡ／Ｄ変換器、６１
は２段構成の第２のＭＰＲ１６２は第２のＬＵＴ、６３
は第２の峰術論理演算ユニット、６５は第２のレジスタ
である。第２のレジスタ６５は、高速画像バスＤＢに接
続される。Ａ３は第３のＡ／Ｄ変換器、７１は３段構成
の第３のＭＰＲ１７２は第３のＬＵＴ、７３は第３の算
術論理演尊ユニット、７８は第３の算術論理演算ユニッ
ト７３の出力（処理画像データ）を記憶する第３の画像
演算回路中の画像メモリ部中の画像メモリである。図に
示す第１〜第３の算術論理演算ユニット５３，６３．７
３は、何れも加算器として動作する。第１の算術論理演
算ユニット５３の出力Ｆは第１のレジスタ５５及び高速
画像バスＤＢを経由して第２の算術論理演算ユニット６
３に画像データＱとして与えられ、第２の算術論理演算
ユニット６３の出力Ｆは第２のレジスタ６５及び高速画
像バスＤＢを経由して、第３の算術論理演算ユニット７
３に画像データＱとして与えられている。このように、
構成された装置の動作を説明すれば、以下のとおりであ
る。

第１のＡ／Ｄ変換器△１でディジタルデータに変換され
た赤の画像データＲは、第１のＬＵＴ５２でｒ倍のデー
タに変換されてｒ−Ｒとなり第１の算術論理演ｎユニッ
ト５３のｐ入力に入る。一方、第１のレジスタ５４で設
定された定数ｔｈは第２の画像データＱとして、第１の
算術論理演算ユニット５３のｑ入力に入る。この結果、
該算術論理演算ユニット５３の出力Ｆは（ｔｈ＋ｒ−Ｒ
）となる。

この第１の算術論理演算ユニット５３の出力Ｆは、前述
したように、第１のレジスタ５５及び高速画像バスＤＢ
を経由して、第２の粋術論理演算ユニット６３のｑ入力
にＱデータとして与えられる。一方、第２のＡ／Ｄ変換
器へ２でディジタルデータに変換された緑の画像データ
Ｇは、第２のＬＵＴ６２で９倍のデータに変換されてＱ
−Ｇとなり、第２の陣術論理演算ユニット６３のｐ入力
に入る。従って、第２の算術論理演算ユニット６３の出
力Ｆは Ｆ＝Ｑ＋ｇ−Ｇ−ｔｈ＋ｒ−Ｒ＋ｇ−Ｇとなる。

第２の算術論理演算ユニット６３の出力Ｆは、前述した
ように、第２のレジスタ６５及び高速画像バスＤＢを経
由して第３の算術論理演算ユニット７３のｑ入力にＱデ
ータとして与えられる。一方、第３のＡ　／　Ｄ変換器
Ａ３でディジタルデータに変換された青の画像データＢ
は、第３のＬＵＴ７２でｂ倍のデータに変換されてｂ−
Ｂとｔ≧す、第３の算術論理演算ユニット７３のｐ入力
に入る、従って、第３の算術論理演算ユニット７３の出
力Ｆは Ｆ−Ｑ＋ｂ−Ｂ＝ｔｈ＋ｒ−Ｒ＋ａ−Ｇ＋ｂ−８となる
。

上式はＲ，Ｇ、Ｂカラー３色の線形演算結果を示してい
る。この線形演算された処理画像データは、画像メモリ
７８に記憶される。本発明によれば、第１図に示す画像
演算回路が形成されたボード３枚を高速画像バスＤＢで
相互接続することにより、複数画像データの線形演算処
理を高速に行うことができる。なお、図に示す回路にお
いて、第１及び第２の算術論理演算ユニット５３．６３
の出力がレジスタ５５．６５を通して高速画像バスＤＢ
に接続される時にデータ遅延を生じる。この遅延の影響
は、Ｐ入力側のＭＰＲ６１，７１で画像データＰの遅れ
を調整して補正している。

第３図は、本発明の他の実施例を示す構成ブＯツク図で
ある。図に示す実施例は、第２図と同様、第１図に示す
画像演算回路が形成されたボードを３枚組合せてＰ−Ｇ
バスを介して相互接続し２４ビツト演練を行わせる例を
示している。図において、１００〜３００はそれぞれ第
１〜第３の画像演算回路、１１０は第１の画像演算回路
１００中の算術論理演算ユニット（以下筒１の算術論理
演算ユニットという＞、２１０は第２の画像演算回路２
００中の算術論理演算ユニット（以下筒２の算術論理演
算ユニットという＞、３１０は第３０画像演算回路３０
０中の算術論理演算ユニット（以下筒３の障術論理演咋
ユニットという）、である。

１２０は第１の算術論理演算ユニット１１０と接続され
、桁上げ処理を行う第１のロジック回路、２２０は第２
の算術論理演算ユニット２１０と接続され第１のロジッ
ク回路１２０からＰ−ＧバスＰＢを介して送られてくる
下８ビツト桁上げ情報を受けて桁上げ処理を行う第２の
ロジック回路、３２０は第３の算術論理演算ユニット３
１０と接続され第１及び第２のロジック回路１２０．２
２０からＰ−ＧバスＰＢを介して送られてくる下８ビッ
ト及び中８ビツト桁上げ情報を受けて桁上げ処理を行う
第３のロジック回路である。説明の必要のない部分につ
いて（さ省略しである。

ｍ術ｈＷｉＫｒＲ１ニット１１０．２１０．３１０は何
れも４ビツトＡＬＵのＩＣを２個用いて８ビツトのＡＬ
Ｕをつくっており、ロジック回路１２０．２２０．３２
０は何れもルック・アヘッド・キャリー・シュネレータ
（１ｏｏｋ−ａｈｅａｄ　　ｃａｒｒｙｇｅｎｅｒａｔ
ｏｒｓ）　Ｉ　Ｃを２個と、これらＩＣに制御信号を与
えるマルチプレクサ（ＭＵＸ）２個及びＰ・ＧバスＰＢ
に桁上げ情報を出力する３ステートバツフアから構成さ
れている。

このように構成された装置において、中８ビットは下８
ビットの桁上げ情報を用いてキャリー先読み処理をし、
上８ビットは下８ビットと中８ビットの桁上げ情報を用
いて処理を行う。なお、演算結果のデータは、各算術論
理演算ユニット１１０．２１０．３１０からデータバス
（１１５速画像バス）上に出力される。

第４図は、本発明の他の実施例を示づ構成図で、３枚の
ボードを独立に並列動作させ、カラーのカメラ画像の累
算を行わせる場合を示している。第２図と同一のものは
同一の番号を付して示す。図において、５６．６６．７
６は３ステートバツフアー、５７．６７．７７はト・ラ
ンスペアレントラッチ、５Ｂ、６８．７８はそれぞれ８
画像、０画像。

Ｂｊｔｉｉ像の累算値を記憶する画像メモリである。第
１の画像演算回路の場合を例にとって説明すると、画像
メモリ５８と画像演算器５０との間はマトリクス状の内
部バスで接続されており、マトリクスの交点はビデオク
ロックを制御信号及びラッチパルスとして受ける３ステ
ートバツフ１５６及びトランスペアレントラッチ５７に
より信号の相互接続が行われるようになっている。

このように構成された回路において、テレビカメラから
の画像データＲは、入力ＰとしてＬｔＪＴ５２を経由し
て、第１の算術論理囲障ユニット５３のＰ入力に入り、
画像データＱは画像メモリ５８から読出され内部バスを
経由して第１の算術論理演算ユニット５３のｑ入力に入
る。テレビカメラから入力された画像データＲは、ＬＵ
Ｔ５２でスケーリングされ、その出力はＳＣＩ　（Ｐ）
となる。算術論理演算ユニット５３は、このＳ０１・（
Ｐ）とＱを加痒し、その出力ＦはＳＣＩ　（Ｐ）＋Ｑと
なる。このＦ出力は３ステートバツフア５６を経由して
画像メモリ５８の同一アドレスに書込まれる。このよう
にして、数画面分の画像データを累算すると、ノイズの
少い画像を得ることができる。なお、ビデオクロックの
前半で読出された画像データは、トランスペアレントラ
ッチ５７で一時的にホールドされる。また、画像メモリ
５８への書込みは、３ステートバツフア５６を介してビ
デオクロックの後半で行われる。以上の動作は、第２及
び第３の画像演算回路についても全く同様であるので、
説明は省略する。

上述の説明においては、データバスのビット数として８
ビツトの場合を例にとったが、本発明はこれに限る必要
はなく任意のビット数であってもよい。また、ボードの
組合せも３枚に限る必要はなく任意の枚数であってよい
。又、第１図では高速画像バスを４組としているが、こ
れに限る必要はなく必要に応じて増減してもよい。第１
図の実施例では、画像メモリの容量として３２０Ｘ２５
６×８ビツトをハードウェアとして１色分（１ボード）
としたが、画像メモリの集積度の向上や、各部を専用Ｌ
ＳＩで小さくまとめる等により、画面の分解能やデータ
の幅を増すことができる。

Ａ　、／　Ｄ変換器の出力ラインや画像メモリの入出カ
ラインを、入力と出力で分離するとか、Ｐ−Ｇバスを高
速画像バスと兼用する等の変形も考えられる。

画像メモリ部のアドレス制御を、ラスクスキャンだけで
なく、高速画像バス上のデータでも走査を行うと、画像
のアフィン変換や２次元ヒストグラムの機能を付加でき
る。アフィン変換の場合は、アフィン変換器のハードウ
ェアが必要である。２次元ヒストグラムは、例えばＸ軸
にＲの濃度階調、Ｙ軸にＧの濃度階調をとり画像データ
ごと、対応する画像メモリ上の（Ｘ、Ｙ）座標の点を＋
１すればよい。実際には、２色の濃淡データＲ，ＧをＸ
、Ｙを示すメモリのアドレスに入れて、メモリをリード
モディファイライト、画像演算器をインクリメンタ（＋
１）として動作させる。

（発明の効果） 以上詳細に説明したように第１の発明によれば、ビデオ
入出力部２画像メモリ部及び側音演算器をクロスバスイ
ッチで結合して１枚のボード上にまとめることにより、
画像処理データのバス切換え選択回路が簡略化でき、ま
た、画像メモリのり−トモデフ１イライトがビデオレー
トで可能になり高速の画像データ処理が行える画像演算
装置を簡単な構成で実現することができる。また、第２
の発明によれば、第１の発明に係る画像演算装置（回路
）を複数個組合せることによりＲ，Ｇ、Ｂカラー３色の
画像処理も簡単に行うことができる。

又、１画像演算のビット数に応じてボード数を選択する
ことができる。本発明によれば、画像演ｎのビット数に
応じてボードを追加することによりビルディングブロッ
ク方式のフレキシブルなシステムを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図乃￥第４図は本発明の他の実施例を示す構成ブロック
図である。 １０・・・ビデオ入出力部 １１・・・ディジタル変換部 １２・・・バッファ　　　　１３・・・アナログ変換部
２０・・・画像メモリ部 ２１．５８，６８．７８・・・画像メモリ２２・・・ア
ドレス制御部 ３０．５０．６０．７０・・・画像演算器３１．５１，
６１．７１・・・ＭＰＲ ３２，５２，６２，７２・・・ＬＵＴ ３３．５３，６３．７３ ・・・算術論理演算ユニット ３４．１２０，２２０，３２０・・・ロジック回路４０
・・・クロスバスイッチ ４１．５４，５５．６５・・・レジスタ５６．６６．７
６・・・３ステートバツフア５７．６７．７７・・・ト
ランスペアレントラッチ１００．２００，３００＝・ｉ
ｉ！１ｉｆｌｉｌ演Ｉｎ路Ａ１〜Ａ３・・・Ａ／Ｄ変換
器 ＬＡ・・・トランスペアレントラッチ Ｇ１・・・３ステートバツフア ８１〜ＢＩＯ・・・バス　　　ＤＢ・・・高速画像バス
ＰＢ・・・Ｐ−Ｇバス

Claims (2)

【特許請求の範囲】
1. （１）テレビカメラからの映像信号とディジタルデータ
   との変換を行うビデオ入出力部と、該ディジタル化され
   たテレビカメラの映像信号或いは処理画像データを記憶
   するメモリ部と、複数個の画像データを受けて各種演算
   処理を行い処理データを出力する画像演算器と、前記ビ
   デオ入出力部、メモリ部、画像演算器のデータライン及
   び外部との接続用バスをマトリクス状に配し画像データ
   の流れを制御するクロスバスイッチとにより構成されて
   なる画像演算装置。
2. （２）テレビカメラからの映像信号とディジタルデータ
   との変換を行うビデオ入出力部と、該ディジタル化され
   たテレビカメラの映像信号或いは処理画像データを記憶
   するメモリ部と、複数個の画像データを受けて各種演算
   処理を行い処理データを出力する画像演算器と、前記ビ
   デオ入出力部、メモリ部、画像演算器のデータライン及
   び外部との接続用バスをマトリクス状に配し画像データ
   の流れを制御するクロスバースイッチとにより構成され
   てなる画像演算回路を複数個組合せてなる画像演算装置
   。