JPS6180593A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS6180593A JPS6180593A JP59199574A JP19957484A JPS6180593A JP S6180593 A JPS6180593 A JP S6180593A JP 59199574 A JP59199574 A JP 59199574A JP 19957484 A JP19957484 A JP 19957484A JP S6180593 A JPS6180593 A JP S6180593A
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- JP
- Japan
- Prior art keywords
- data line
- dynamic ram
- active restore
- memory
- capacitor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、大記憶容量のダイナミック型ＲＡＭに有効な技術
に関するものである。
えば、大記憶容量のダイナミック型ＲＡＭに有効な技術
に関するものである。
ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１”、“υ′の情報はキ
ャパシタＣｓに電荷が有るか無いかの形で記憶される。
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１”、“υ′の情報はキ
ャパシタＣｓに電荷が有るか無いかの形で記憶される。
そして、情報の読み、出しは、ｒ〜４０ＳＦＥＴＱｍを
オン状態にしてキャパシタＣ３を共通のデータ線ＤＬに
つなぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。
オン状態にしてキャパシタＣ３を共通のデータ線ＤＬに
つなぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通のデータ線ＤＬの浮遊容量Ｇｏとの関係は、Ｃ３／
Ｃｏの比が非常に小さな値になる。したがって、約１Ｍ
ビットの記憶容量を持つダイナミック型ＲＡＭの開発に
あたっては、メモリセルを構成する素子が微細化される
ものであるため、上記Ｃ３／Ｃｏの比が益々小さくなり
、大記憶容量化を行う上でのネックになっている。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通のデータ線ＤＬの浮遊容量Ｇｏとの関係は、Ｃ３／
Ｃｏの比が非常に小さな値になる。したがって、約１Ｍ
ビットの記憶容量を持つダイナミック型ＲＡＭの開発に
あたっては、メモリセルを構成する素子が微細化される
ものであるため、上記Ｃ３／Ｃｏの比が益々小さくなり
、大記憶容量化を行う上でのネックになっている。
そこで、本願発明者は、データ線の浮遊容量について検
討した結果、回路的手段によって上記共通データ線ＤＬ
の浮遊容ｆＣｏの容量値を小さくできることを見い出し
た。なお、ダイナミック型ＲＡＭについては、例えば特
開昭５１−７４５３５号公報参照。
討した結果、回路的手段によって上記共通データ線ＤＬ
の浮遊容ｆＣｏの容量値を小さくできることを見い出し
た。なお、ダイナミック型ＲＡＭについては、例えば特
開昭５１−７４５３５号公報参照。
この発明の目的は、大記憶容量化と動作の高速化を図っ
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、データ線の浮遊容量Ｃｏを構成する回路のう
ち、動作速度に関係しないアクティブリストア回路をス
イッチＭＯＳＦＥＴを介して上記データ線に接続するこ
とにより、アクティブリストア回路における浮遊容量を
データ線から分離させるようにするものである。
ち、動作速度に関係しないアクティブリストア回路をス
イッチＭＯＳＦＥＴを介して上記データ線に接続するこ
とにより、アクティブリストア回路における浮遊容量を
データ線から分離させるようにするものである。
第１図には、この発明に係るダイナミック型ＲＡＭにお
けるメモリアレイの一実施例の構成図が示されている。
けるメモリアレイの一実施例の構成図が示されている。
この実施例では、特に制限されないが、一対のメモリア
レイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２により単位のメモリア
レイが構成される。すなわち、上記各メモリアレイＭ−
ＡＲＹ１．Ｍ−ＡＲＹ２は、それぞれセンスアンプＳＡ
Ｉ、ＳＡ２とプリチャージ回路ＰＣＩ、ＰＣ２が設けら
れる。また、上記両メモリアレイＭ−ＡＲＹＩ、Ｍ−Ａ
ＲＹ２の間には、アクティブリストア回路ＡＲが配置さ
れる。このように一対のメモリアレイＭ−ＡＲＹＩ。
レイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２により単位のメモリア
レイが構成される。すなわち、上記各メモリアレイＭ−
ＡＲＹ１．Ｍ−ＡＲＹ２は、それぞれセンスアンプＳＡ
Ｉ、ＳＡ２とプリチャージ回路ＰＣＩ、ＰＣ２が設けら
れる。また、上記両メモリアレイＭ−ＡＲＹＩ、Ｍ−Ａ
ＲＹ２の間には、アクティブリストア回路ＡＲが配置さ
れる。このように一対のメモリアレイＭ−ＡＲＹＩ。
Ｍ−ＡＲＹ２に対して共通にアクティブリストア回路Ａ
Ｒを設けたのは、各メモリアレイＭ−ＡＲＹｌ、Ｍ−Ａ
ＲＹ２におけるデータ線の浮遊容量を小さくするととも
、回路の簡素化を図るものである。なお、アクティブリ
ストア回路ＡＲは、後述するようにスイッチＭＯＳＦＥ
Ｔを介して各メモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２
のデータ線と選択的に接続されるものである。
Ｒを設けたのは、各メモリアレイＭ−ＡＲＹｌ、Ｍ−Ａ
ＲＹ２におけるデータ線の浮遊容量を小さくするととも
、回路の簡素化を図るものである。なお、アクティブリ
ストア回路ＡＲは、後述するようにスイッチＭＯＳＦＥ
Ｔを介して各メモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２
のデータ線と選択的に接続されるものである。
第２図には、一方のメモリアレイＭ−ＡＲＹＩの各回路
の一実施例の回路図が示されている。同図には、メモリ
アレイＭ−ＡＲＹＩを構成する一対の相補データ線ＤＬ
、ＤＬに関する各回路が代表として例示的に示されてい
る。
の一実施例の回路図が示されている。同図には、メモリ
アレイＭ−ＡＲＹＩを構成する一対の相補データ線ＤＬ
、ＤＬに関する各回路が代表として例示的に示されてい
る。
同図に示した実施例回路では、ｎチャンネルＭＯＳＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＣｒａｔｅ Ｆｔｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＣｒａｔｅ Ｆｔｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表とじて示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥ′ｌ’Ｑｍとからなり、論理″１’、’０”の
情報はキャパシタＣｓに電荷が有るか無いかの形で記憶
される。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥ′ｌ’Ｑｍとからなり、論理″１’、’０”の
情報はキャパシタＣｓに電荷が有るか無いかの形で記憶
される。
情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣ！３を共通のデータ線ＤＩ、につなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓにＭ積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
キャパシタＣ！３を共通のデータ線ＤＩ、につなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓにＭ積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
上記共通のデータ線ＬＩＬの浮遊容１ｉｃｏとの関係は
、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。したが
って、上記キャパシタＣｓに蓄積された電荷量によるデ
ータ線ＤＬの電位変化は、非常に微少な信号となってい
る。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
上記共通のデータ線ＬＩＬの浮遊容１ｉｃｏとの関係は
、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。したが
って、上記キャパシタＣｓに蓄積された電荷量によるデ
ータ線ＤＬの電位変化は、非常に微少な信号となってい
る。
このような微少な信号を検出するため、特に制限されな
いが、読み出し基準電圧を形成するダミーセル（図示せ
ず）が設けられている。このダミ−セルは、特に制限さ
れないが、そのキャパシタぼ半分であることを除き、メ
モリセルＭＣと同じ製造条件、同じ設計定数で作られて
いる。ダミーセルのキャパシタ、アドレッシングに先立
って接地電位に充電される。
いが、読み出し基準電圧を形成するダミーセル（図示せ
ず）が設けられている。このダミ−セルは、特に制限さ
れないが、そのキャパシタぼ半分であることを除き、メ
モリセルＭＣと同じ製造条件、同じ設計定数で作られて
いる。ダミーセルのキャパシタ、アドレッシングに先立
って接地電位に充電される。
上記のように、ダミーセルのキャパシタは、メモリセル
ＭＣのキャパシタＣｓの約半分の容量値に設定されてい
るので、メモリセルＭＣからの読み出し信号のはｙ′半
分に等しい読み出し基準電圧を形成することになる。
ＭＣのキャパシタＣｓの約半分の容量値に設定されてい
るので、メモリセルＭＣからの読み出し信号のはｙ′半
分に等しい読み出し基準電圧を形成することになる。
同図においてＳＡＩは、上記アドレッシングにより生じ
るこのような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａで決まるセンス期間に拡大する
センスアンプであり（その動作は後述する）、１対の平
行に配置された相補データ線ＤＬ、ＤＬにその入出力ノ
ードが結合されている。相補データ線ＤＬ、ＤＬに結合
されるメモリセルの数は、検出精度を上げるため等しく
され、ＤＬ、ＤＬのそれぞれに１（固ずつのダミーセル
が結合されている。また、各メモリセルＭＣは、１本の
ワード線ＷＬと相補対データ線の一方との間に結合され
る。各ワード線ＷＬは双方のデータ線対と交差している
ので、ワード線ＷＬに生じる雑音成分が静電結合により
データ線にのっても、その雑音成分が双方のデータ線対
ＤＬ、ＤＬに等しく現れ、差動型のセンスアンプＳＡＩ
によって相殺される。
るこのような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａで決まるセンス期間に拡大する
センスアンプであり（その動作は後述する）、１対の平
行に配置された相補データ線ＤＬ、ＤＬにその入出力ノ
ードが結合されている。相補データ線ＤＬ、ＤＬに結合
されるメモリセルの数は、検出精度を上げるため等しく
され、ＤＬ、ＤＬのそれぞれに１（固ずつのダミーセル
が結合されている。また、各メモリセルＭＣは、１本の
ワード線ＷＬと相補対データ線の一方との間に結合され
る。各ワード線ＷＬは双方のデータ線対と交差している
ので、ワード線ＷＬに生じる雑音成分が静電結合により
データ線にのっても、その雑音成分が双方のデータ線対
ＤＬ、ＤＬに等しく現れ、差動型のセンスアンプＳＡＩ
によって相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルが結合されるよう
に一対のダミーワード線の一方が選択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルが結合されるよう
に一対のダミーワード線の一方が選択される。
上記センスアンプＳＡＩは、一対の交差結線されたＭＯ
ＳＦＥＴＱ５．Ｑ６を有し、これらの正帰還作用により
、相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的
に増幅する。この正帰還動作は、タイミング信号φｐａ
によりＭＯＳ Ｆ ＥＴＱ７がオン状態になったとき開
始される。この場合、上記ＭＯＳＦＥＴＱ７として、２
つ（７）ＭＯＳＦＥＴを用いて２段階に分けて行うこと
が望ましい。
ＳＦＥＴＱ５．Ｑ６を有し、これらの正帰還作用により
、相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的
に増幅する。この正帰還動作は、タイミング信号φｐａ
によりＭＯＳ Ｆ ＥＴＱ７がオン状態になったとき開
始される。この場合、上記ＭＯＳＦＥＴＱ７として、２
つ（７）ＭＯＳＦＥＴを用いて２段階に分けて行うこと
が望ましい。
すなわち、比較的小さいコンダクタンス特性にされたＭ
ＯＳ Ｆ ＥＴが比較的早いタイミング信号によって導
通し始めると同時に上記センスアンプＳＡの動作を開始
し、アドレッシングによって相補データ線ＤＬ、ＤＬに
与えられた電位差に基づき高い方のデータ線電位は遅い
速度で、低い方のそれは速い速度で共にその差が広がり
ながら下降させる。そして、上記電圧差がある程度大き
くなったタイミングで比較的大きいコンダクタンス特性
にされたＭＯＳＦＥＴＱを遅れたタイミング信号によっ
て導通させる。これにより、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセンスア
ンプＳＡの動作を行わせることによって、上記高い方の
電位落ち込みを防止する。こうして低い方の電位が交差
結合ＭＯＳＦＥＴのしきい値電圧以下に低下したとき正
帰還動作が終了し、高い方の電位の下降は電源電圧Ｖｃ
ｃより低く上記しきい値電圧より高い電位に留まるとと
もに、低い方の電位は最終的に接地電位（ＯＶ）に到達
する。
ＯＳ Ｆ ＥＴが比較的早いタイミング信号によって導
通し始めると同時に上記センスアンプＳＡの動作を開始
し、アドレッシングによって相補データ線ＤＬ、ＤＬに
与えられた電位差に基づき高い方のデータ線電位は遅い
速度で、低い方のそれは速い速度で共にその差が広がり
ながら下降させる。そして、上記電圧差がある程度大き
くなったタイミングで比較的大きいコンダクタンス特性
にされたＭＯＳＦＥＴＱを遅れたタイミング信号によっ
て導通させる。これにより、上記低い方のデータ線電位
が急速に低下する。このように２段階にわけてセンスア
ンプＳＡの動作を行わせることによって、上記高い方の
電位落ち込みを防止する。こうして低い方の電位が交差
結合ＭＯＳＦＥＴのしきい値電圧以下に低下したとき正
帰還動作が終了し、高い方の電位の下降は電源電圧Ｖｃ
ｃより低く上記しきい値電圧より高い電位に留まるとと
もに、低い方の電位は最終的に接地電位（ＯＶ）に到達
する。
上記のアドレッシングの際、一旦破壊されかかつたメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０“として読み取られるところの誤動作が
生じる。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０“として読み取られるところの誤動作が
生じる。
この誤動作を防ぐために設けられるのがアクティブリス
トア回路ＡＲである。この実施例では、一対のメモリア
レイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２の対応する相補データ
線ＤＬ、ＤＬに対して選択的に使用するため、それぞれ
スイッチＭＯＳＦＥＴＱ１１．Ｑ１２及びＱ１３．Ｑ１
４を介して上記相補データ線ＤＬ、ＤＬに接続される。
トア回路ＡＲである。この実施例では、一対のメモリア
レイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２の対応する相補データ
線ＤＬ、ＤＬに対して選択的に使用するため、それぞれ
スイッチＭＯＳＦＥＴＱ１１．Ｑ１２及びＱ１３．Ｑ１
４を介して上記相補データ線ＤＬ、ＤＬに接続される。
このアクティブリストア回路ＡＲは、ロウレベルの信号
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブーストする働きがある。
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブーストする働きがある。
キャパシタＣＢ１．ＣＢ２は、そのゲ−トに印加される
データ線からの電位に応じてその静電容量が変化するＭ
Ｏ３型可変容量素子であり、理論的にはそのしきい値電
圧を基準として高印加電圧でキャパシタができ、低い電
圧でキャパシタができないと理解されたい。
データ線からの電位に応じてその静電容量が変化するＭ
Ｏ３型可変容量素子であり、理論的にはそのしきい値電
圧を基準として高印加電圧でキャパシタができ、低い電
圧でキャパシタができないと理解されたい。
例えば、上記センスアンプＳＡ、１によりメモリアレイ
Ｍ−ＡＲＹＩの相補データ線ＤＬ、ＤＬの一方が放１ｆ
１（ロウレベル）された時、タイミング信号（アクティ
ブリストア制御信号）φｒｅｇによって制御されるＭＯ
ＳＦＥＴＱ２．Ｑ４のうち、ロウレベルのデータ線に接
続されたＭＯＳ Ｆ ＥＴだけがオン状態となり、ＭＯ
ＳＦＥＴＱ１．Ｑ３のどちらか一方のゲート電圧はデー
タ線と同一のロウレベルに放電される。次にタイミング
信号（アクティブリストア制御信号）φｒｅｓがハイレ
ベルになったときハイレベル側のデータ線に属するＭＯ
９ＦＥＴＱＩ （又はＱ３）のゲート電位が電源電圧Ｖ
ｃｃより十分高くなりデータ線のハイレベルがＶｃｃレ
ベルに回復され、このデータ線に結合されたメモリセル
ＭＣの記憶情報も同様に上記ハイレベル（Ｖｃｃ）に回
復する。
Ｍ−ＡＲＹＩの相補データ線ＤＬ、ＤＬの一方が放１ｆ
１（ロウレベル）された時、タイミング信号（アクティ
ブリストア制御信号）φｒｅｇによって制御されるＭＯ
ＳＦＥＴＱ２．Ｑ４のうち、ロウレベルのデータ線に接
続されたＭＯＳ Ｆ ＥＴだけがオン状態となり、ＭＯ
ＳＦＥＴＱ１．Ｑ３のどちらか一方のゲート電圧はデー
タ線と同一のロウレベルに放電される。次にタイミング
信号（アクティブリストア制御信号）φｒｅｓがハイレ
ベルになったときハイレベル側のデータ線に属するＭＯ
９ＦＥＴＱＩ （又はＱ３）のゲート電位が電源電圧Ｖ
ｃｃより十分高くなりデータ線のハイレベルがＶｃｃレ
ベルに回復され、このデータ線に結合されたメモリセル
ＭＣの記憶情報も同様に上記ハイレベル（Ｖｃｃ）に回
復する。
なお、上記メモリアレイＭ−ＡＲＹｌ側が選択された時
には、タイミング信号φ１によりＭＯＳＦＥＴＱＩ １
．Ｑｌ ２がオン状態にされて、上記メモリアレイＭ−
ＡＲＹｉ側の相補データ１ＪｊＤＬ。
には、タイミング信号φ１によりＭＯＳＦＥＴＱＩ １
．Ｑｌ ２がオン状態にされて、上記メモリアレイＭ−
ＡＲＹｉ側の相補データ１ＪｊＤＬ。
ＤＬにアクティブリストア回路ＡＲが接続される。
上記タイミング信号φ１は、センスアンプＳＡＩの正帰
還増幅動作が終了したタイミングにより発生させられる
。
還増幅動作が終了したタイミングにより発生させられる
。
また、上記メモリアレイＭ−ＡＲＹＺ側が選択された時
には、タイミング信号φ２によりＭＯＳＦＥＴＱ１３．
Ｑｌ４がオン状態にされて、上記メモリアレイＭ−ＡＲ
ＹＩ側の相補データ線ＤＬ。
には、タイミング信号φ２によりＭＯＳＦＥＴＱ１３．
Ｑｌ４がオン状態にされて、上記メモリアレイＭ−ＡＲ
ＹＩ側の相補データ線ＤＬ。
ＤＬにアクティブリストア回路ＡＲが接続される。
上記タイミング信号φ２は、センスアンプＳＡ２の正帰
還増幅動作が終了したタイミングにより発生させられる
。このように、メモリアレイＭ−ＡＲＹＩ又はＭ−ＡＲ
Ｙ２のメモリセルに従って上記タイミング信号φ１又は
φ２が選択的に形成されることによって、上記アクティ
ブリストア回路ＡＲが選択的に使用される。なお、どれ
に伴い、センスアンプＳＡＩとＳＡ２とは、上記同様に
選択的に動作させられる。
還増幅動作が終了したタイミングにより発生させられる
。このように、メモリアレイＭ−ＡＲＹＩ又はＭ−ＡＲ
Ｙ２のメモリセルに従って上記タイミング信号φ１又は
φ２が選択的に形成されることによって、上記アクティ
ブリストア回路ＡＲが選択的に使用される。なお、どれ
に伴い、センスアンプＳＡＩとＳＡ２とは、上記同様に
選択的に動作させられる。
（１１アクティブリストア回路ＡＲをスイッチＭＯＳＦ
ＥＴを介してデータ線に接続することにより、メモリセ
ルの記憶情報をデータ線に読み出す時、データ線からア
クティブリストア回路を分離することができる。これに
よって、データ線における浮遊容量ＣＯの容量値が小さ
くすることができるから、メモリセルの情報記憶用キャ
パシタＣｓとの比Ｃｓ ／ Ｃｏを大きくできる。これ
により、実質的な記憶情報の読み出しレベルを大きくす
ることができるから、動作マージンの向上と高速動作化
を図ることができるという効果が得られる。
ＥＴを介してデータ線に接続することにより、メモリセ
ルの記憶情報をデータ線に読み出す時、データ線からア
クティブリストア回路を分離することができる。これに
よって、データ線における浮遊容量ＣＯの容量値が小さ
くすることができるから、メモリセルの情報記憶用キャ
パシタＣｓとの比Ｃｓ ／ Ｃｏを大きくできる。これ
により、実質的な記憶情報の読み出しレベルを大きくす
ることができるから、動作マージンの向上と高速動作化
を図ることができるという効果が得られる。
（２）上記（１１により、相対的にメモリセルのキャパ
シタＣｓを小さく形成できるから、メモリセルの素子の
微細化が図られるので、大記憶容量化を実現することが
できるという効果が得られる。
シタＣｓを小さく形成できるから、メモリセルの素子の
微細化が図られるので、大記憶容量化を実現することが
できるという効果が得られる。
（３）アクティブリストア回路を一対のメモリアレイに
供用することに、回路の簡素化を図ることができるとい
う効果が得られる。
供用することに、回路の簡素化を図ることができるとい
う効果が得られる。
（４）センスアンプが正帰還動作を開始するとき、アク
ティブリストア回路をデータ線から分離することにより
、データ線のレベルが十分大きくなってからアクティブ
リストア回路を動作させるものであるので、例えば、ア
クティブリストア回路をデータ線に直結した時のように
、タイミング信号φｒｅｇが電源電圧Ｖｃｃの低下（バ
ンプ）に伴いレベルが低下してＭＯＳＦＥＴＱ２．Ｑ４
がオフ状態になり、キャパシタＣＢＩ（又はＣＢ２）が
以前の高いレベルを保持し続けることによって、ワード
線選択動作に伴うメモリセルからの微少電圧の読み出し
及びセンスアンプの動作時にデータ線のロウレベル側落
ち込みを悪化させることによる誤動作を防止できるもの
である。
ティブリストア回路をデータ線から分離することにより
、データ線のレベルが十分大きくなってからアクティブ
リストア回路を動作させるものであるので、例えば、ア
クティブリストア回路をデータ線に直結した時のように
、タイミング信号φｒｅｇが電源電圧Ｖｃｃの低下（バ
ンプ）に伴いレベルが低下してＭＯＳＦＥＴＱ２．Ｑ４
がオフ状態になり、キャパシタＣＢＩ（又はＣＢ２）が
以前の高いレベルを保持し続けることによって、ワード
線選択動作に伴うメモリセルからの微少電圧の読み出し
及びセンスアンプの動作時にデータ線のロウレベル側落
ち込みを悪化させることによる誤動作を防止できるもの
である。
（５）アクティブリストア回路をスイッチＭＯＳＦＥＴ
によりデータ線から分離するものとしても、アクティブ
リストア回路は、単にデータ線における落ち込んだハイ
レベルを回１夏させるだけであるので、その動作時間は
読み出しアクセスタイムに含まれないから、高速動作を
実現することができるという効果が得られる。
によりデータ線から分離するものとしても、アクティブ
リストア回路は、単にデータ線における落ち込んだハイ
レベルを回１夏させるだけであるので、その動作時間は
読み出しアクセスタイムに含まれないから、高速動作を
実現することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アクティブリ
ストア回路の具体的回路は、種々の変形を採ることがで
きるものである。また、ダイナミック型ＲＡＭを構成す
る具体的なメモリアレイの構成、その周辺回路の構成は
、種々の実施形態をとることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アクティブリ
ストア回路の具体的回路は、種々の変形を採ることがで
きるものである。また、ダイナミック型ＲＡＭを構成す
る具体的なメモリアレイの構成、その周辺回路の構成は
、種々の実施形態をとることができるものである。
例えば、ワード線を１２８本とし、データ線を１０２４
本とした合計４つのメモリアレイを配置し、そのうち２
つのメモリアレイ間で上記アクティブリストア回路を供
用することにより、合計１Ｍビットの記憶容量を持つダ
イナミック型ＲＡＭを構成することができる。さらに、
アクティブリストア回路は、１つのメモリアレイに対し
てそれぞれ設けるものであってもよい。
本とした合計４つのメモリアレイを配置し、そのうち２
つのメモリアレイ間で上記アクティブリストア回路を供
用することにより、合計１Ｍビットの記憶容量を持つダ
イナミック型ＲＡＭを構成することができる。さらに、
アクティブリストア回路は、１つのメモリアレイに対し
てそれぞれ設けるものであってもよい。
この発明は、アクティブリストア動作を必要とするダイ
ナミック型ＲＡＭに広（利用できるものである。
ナミック型ＲＡＭに広（利用できるものである。
第１図は、この発明に係るダイナミック型ＲＡＭにおけ
るメモリアレイの一実施例を示すの構成図、 第２図は、その具体的一実施例を示す回路図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＭＣ・
・メモリセル、ＳＡＩ、ＳＡ２・・センスアンプ、ＡＲ
・・アクティブリストア回路、ＰＣｌ、ＰＯ２・・プリ
チャージ回路 χ−＜シＸ〜
るメモリアレイの一実施例を示すの構成図、 第２図は、その具体的一実施例を示す回路図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＭＣ・
・メモリセル、ＳＡＩ、ＳＡ２・・センスアンプ、ＡＲ
・・アクティブリストア回路、ＰＣｌ、ＰＯ２・・プリ
チャージ回路 χ−＜シＸ〜
Claims (1)
- 【特許請求の範囲】 １、マトリックス状態に配置されたデータ線及びワード
線と、上記ワード線とデータ線との交差点にそれぞれ設
けられ、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャ
パシタとからなる複数のメモリセルと、上記データ線に
直結され、データ線に読み出されたメモリセルの記憶情
報を増幅するセンスアンプと、スイッチＭＯＳＦＥＴを
介して上記データ線に接続されるアクティブリストア回
路とを含むことを特徴とするダイナミック型ＲＡＭ。 ２、上記データ線は、平行に配置された一対の相補デー
タ線であることを特徴とする特許請求の範囲第１項記載
のダイナミック型ＲＡＭ。 ３、上記アクティブリストア回路は、一対のメモリアレ
イの中間部に配置され、上記一対のメモリアレイに対し
て選択的に使用されるものであることを特徴とする特許
請求の範囲第１又は第２項記載のダイナミック型ＲＡＭ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199574A JPS6180593A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199574A JPS6180593A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180593A true JPS6180593A (ja) | 1986-04-24 |
Family
ID=16410092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199574A Pending JPS6180593A (ja) | 1984-09-26 | 1984-09-26 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239493A (ja) * | 1985-04-05 | 1986-10-24 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-09-26 JP JP59199574A patent/JPS6180593A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239493A (ja) * | 1985-04-05 | 1986-10-24 | Fujitsu Ltd | 半導体記憶装置 |
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