JPS6180833A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6180833A JPS6180833A JP59201520A JP20152084A JPS6180833A JP S6180833 A JPS6180833 A JP S6180833A JP 59201520 A JP59201520 A JP 59201520A JP 20152084 A JP20152084 A JP 20152084A JP S6180833 A JPS6180833 A JP S6180833A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- etching
- insulating film
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置とその製造方法に関するものであ
る。
る。
従来、絶縁Ｖ埋め込み型の素子分離法において素子分離
工程が終了した後の槙々のフッ酸系の処理において分離
領域の絶縁膜がエツチングされ第３図〜）に示すように
素子領域の角が露出してしまう。このよう（こ素子領域
中の角が一出すると角の部分での電界集中が強くなり、
リーク電流が増大するこのリーク電流がトランジスタの
特性を劣化させ、さらに歩留りが低下して来る。
工程が終了した後の槙々のフッ酸系の処理において分離
領域の絶縁膜がエツチングされ第３図〜）に示すように
素子領域の角が露出してしまう。このよう（こ素子領域
中の角が一出すると角の部分での電界集中が強くなり、
リーク電流が増大するこのリーク電流がトランジスタの
特性を劣化させ、さらに歩留りが低下して来る。
Ｌ発明の目的〕
本発明の目的は素子外１に形成後のフッ酸系の処理によ
る素子分離領域（フィールド領域）の絶縁−の後退によ
る角のＪ出を防ぐことによりトランジスタ特性の向上を
図ろための半導体装置とその製造方法を提供することに
ある。
る素子分離領域（フィールド領域）の絶縁−の後退によ
る角のＪ出を防ぐことによりトランジスタ特性の向上を
図ろための半導体装置とその製造方法を提供することに
ある。
本発明は絶瞳膜をＳｉ基板凹部に少なくとも凹部以外の
Ｓｉ表面よりも盛り上がらせて埋め込む事により前記角
の露出をおさえ、トランジスタの劣化を防ぐものである
。
Ｓｉ表面よりも盛り上がらせて埋め込む事により前記角
の露出をおさえ、トランジスタの劣化を防ぐものである
。
本発明により８ｉ基板凹部に埋め込まれる絶縁膜は凹部
以外のＳｉ表面よりも盛り上げられて形成される（第１
図）。これにより、例えば酸化前処理等のフッ酸系の処
理でのＳｉ基板凹部の角が露出する事はない。そのため
トランジスタ特性の劣化が著しくおさえられ、果槽回路
の信頼性も向上し、歩留まりも飛躍的に向上した。
以外のＳｉ表面よりも盛り上げられて形成される（第１
図）。これにより、例えば酸化前処理等のフッ酸系の処
理でのＳｉ基板凹部の角が露出する事はない。そのため
トランジスタ特性の劣化が著しくおさえられ、果槽回路
の信頼性も向上し、歩留まりも飛躍的に向上した。
本発明の一災施例を第２図ら）〜ｔｈ）を用いて説明す
る。
る。
まず初めにＳ」基板（１）例えばｐ ｉＪｌの面方位（
１００）の基板を用意し、熱酸化膜（２）を例えば１０
０（ｌ程度形成する。次に例えばリンドープのｐｏｌｙ
−８ｉ（３）を４０００Ａ程度デボした後さらに例えば
Ｓ 、ｉ ０゜ｌｆ！＜４１を４０００Ａ程度形成する
。次に通常の写真蝕智 刻工程によりバターニングを行い、第２図（（支）のよ
うな構造を得る。次にレジスト６）をマスクにＳｉｎ。
１００）の基板を用意し、熱酸化膜（２）を例えば１０
０（ｌ程度形成する。次に例えばリンドープのｐｏｌｙ
−８ｉ（３）を４０００Ａ程度デボした後さらに例えば
Ｓ 、ｉ ０゜ｌｆ！＜４１を４０００Ａ程度形成する
。次に通常の写真蝕智 刻工程によりバターニングを行い、第２図（（支）のよ
うな構造を得る。次にレジスト６）をマスクにＳｉｎ。
（４）とｐｏｌｙ−８ｉｆ３１を例えば反応性イオンエ
ツチングで異方的にエツチングする渠２メｉｂ）。天に
３１０゜膜イ２） 、 ＋４１ ヲマス／ ４コｐ ｏ
Ｉ ｙ −８ｉ （３１ヲ尋方的ｌＣエツチングし、
ｄｉＯ，［Ｊ（４）のパターンより内聞にｐｏｌｙ”−
８ｉｔ３１を侵退させる。その暁レジスト１５１ヲマス
クに” ’ ０＊ 膜１２）を列えば［Ｉｇでエツチン
グする。
ツチングで異方的にエツチングする渠２メｉｂ）。天に
３１０゜膜イ２） 、 ＋４１ ヲマス／ ４コｐ ｏ
Ｉ ｙ −８ｉ （３１ヲ尋方的ｌＣエツチングし、
ｄｉＯ，［Ｊ（４）のパターンより内聞にｐｏｌｙ”−
８ｉｔ３１を侵退させる。その暁レジスト１５１ヲマス
クに” ’ ０＊ 膜１２）を列えば［Ｉｇでエツチン
グする。
ズにレジスト（５）を１虞去した鎌、Ｓ ｉ Ｏ！唆（
４１をマスクにＳｉ４仮を列えばＲＩＢを用いてエツチ
ングし例えば深さ約０．７μｍの４を形成する。犬に８
ｉ０１１虞（４）を除去した鎌、例えばポロンとリンを
含んだ絶縁膜［３Ｐ Ｓ Ｇ＋６）を１．０μｍ程変デ
ボし、熱処理例えば９５０℃、３０分Ｎ、中で行えばＳ
ｉ苓仮（１）に不純物が拡散する。欠に前記ＢＰＳＧ１
６１を除去した後絶縁膜であろＣＶＤ−８ｉｎ、＠）を
例えば１．２μｍ桿Ｌ（デポする。次に流動性被膜（９
）例えばレジストで平坦化を行いレジタｈとＣＶＤ−８
ｉ０．（Ｓｉを反応１＋：イオンエツチングを用いて少
なくともレジストのエツチングレートよりＳｉＯ，のエ
ツチングレートが速い条件でエッチバックを行なう。粁
点はｐｏ ｌ ｙ−８ｉ （３）の表面が出て来た所と
する。ここまでの構造・ｅ第２図Ｃ−に示す。次に、ｐ
ｏｌｙ−８ｉ ｆ３１を除去すれば＄２図（んのような
ｓｉ基板凹に絶縁１漢（８）が盛り上がって形成される
。さらに凹部の横方向にもｉ’ｊ３ ＠ １２９ ”が
形成されているので本発明の分離構造が得られる。本実
施しリで（ば等方的にエツチングされる膜（３）として
ポリシリコンを用いたが、これはシリコン鼠化喚でもよ
く。
４１をマスクにＳｉ４仮を列えばＲＩＢを用いてエツチ
ングし例えば深さ約０．７μｍの４を形成する。犬に８
ｉ０１１虞（４）を除去した鎌、例えばポロンとリンを
含んだ絶縁膜［３Ｐ Ｓ Ｇ＋６）を１．０μｍ程変デ
ボし、熱処理例えば９５０℃、３０分Ｎ、中で行えばＳ
ｉ苓仮（１）に不純物が拡散する。欠に前記ＢＰＳＧ１
６１を除去した後絶縁膜であろＣＶＤ−８ｉｎ、＠）を
例えば１．２μｍ桿Ｌ（デポする。次に流動性被膜（９
）例えばレジストで平坦化を行いレジタｈとＣＶＤ−８
ｉ０．（Ｓｉを反応１＋：イオンエツチングを用いて少
なくともレジストのエツチングレートよりＳｉＯ，のエ
ツチングレートが速い条件でエッチバックを行なう。粁
点はｐｏ ｌ ｙ−８ｉ （３）の表面が出て来た所と
する。ここまでの構造・ｅ第２図Ｃ−に示す。次に、ｐ
ｏｌｙ−８ｉ ｆ３１を除去すれば＄２図（んのような
ｓｉ基板凹に絶縁１漢（８）が盛り上がって形成される
。さらに凹部の横方向にもｉ’ｊ３ ＠ １２９ ”が
形成されているので本発明の分離構造が得られる。本実
施しリで（ば等方的にエツチングされる膜（３）として
ポリシリコンを用いたが、これはシリコン鼠化喚でもよ
く。
さらにボロンの拡散１〜（７）をＢ Ｐ ８ Ｇ１６１
をデボした後の熱処理工程で形成したがイオン注入法で
も同様の効果が得られる。
をデボした後の熱処理工程で形成したがイオン注入法で
も同様の効果が得られる。
又、凹部の深さをｄ、フィールド酸化膜の、１輸り上が
りを３１周辺部への広がりをｂ１フィールド
りを３１周辺部への広がりをｂ１フィールド
第１図及び萬２図（ａｔ〜−）は本発明を説明するため
の断面図、惧３図（ａｔ （ｂｌは従来例を説明するた
めの断面図である。
の断面図、惧３図（ａｔ （ｂｌは従来例を説明するた
めの断面図である。
Claims (4)
- （１）半導体基板表面の素子分離領域に深さｄの凹部を
形成し、凹部にフィールド酸化膜がシリコン基板表面よ
りａだけ盛り上がり、周辺部でｂだけ広がって存在し、
上記ａ、ｂはフィールド酸化膜のフィールド酸化膜形成
後の膜減り量をｃとした時ｃ＜ａ＜ｄ／２、ｃ＜ｂ＜ｄ
／２でそれぞれ表わされる事を特徴とする半導体装置の
製造方法。 - （２）前記凹部に前記絶縁性被膜を埋め込む際通常の写
真蝕刻技術により前記周辺で延在する絶縁膜を形成する
工程を備えた事を特徴とする前記特許請求の範囲第１項
記載の半導体装置の製造方法。 - （３）半導体基板に第１の膜を形成する工程と第２の膜
を積層する工程と、さらに第３の膜を形成する工程と、
前記第３の膜を写真蝕刻工程によりエッチングする工程
と、さらに第３の膜をマスクに前記第２のマスクをエッ
チングする工程と、前記第３の膜と同じ形状に第２の膜
をエッチングする工程と前記第１の絶縁膜を第３の膜を
マスクにエッチングする工程と、少なくとも前記第１の
膜をマスクにＳｉ基板をエッチングし凹部を形成する工
程と、第３の膜を形成する工程と、前記第３の膜上に流
動性被膜を形成しエッチングする事により前記Ｓｉ基板
に凹部を形成する工程と、前記第３の膜を除去した後全
面に第４の絶縁性被膜を堆積する工程と、前記第４の絶
縁性被膜を少なくとも一部エッチングする事により少な
くとも前記Ｓｉ凹部に埋め込む工程とを備えた事を特徴
とする前記特許請求の範囲第１項記載の半導体装置の製
造方法。 - （４）前記第１及び第３の膜はシリコン酸化膜であり前
記第２の膜はシリコン窒化膜、またはｐｏｌｙ−Ｓｉ膜
である事を特徴とする前記特許請求の範囲第３項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201520A JPS6180833A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201520A JPS6180833A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180833A true JPS6180833A (ja) | 1986-04-24 |
Family
ID=16442405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201520A Pending JPS6180833A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
-
1984
- 1984-09-28 JP JP59201520A patent/JPS6180833A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| US5733383A (en) * | 1992-12-10 | 1998-03-31 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| US5868870A (en) * | 1992-12-10 | 1999-02-09 | Micron Technology, Inc. | Isolation structure of a shallow semiconductor device trench |
| US5966615A (en) * | 1992-12-10 | 1999-10-12 | Micron Technology, Inc. | Method of trench isolation using spacers to form isolation trenches with protected corners |
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