JPH023242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023242A JPH023242A JP15056588A JP15056588A JPH023242A JP H023242 A JPH023242 A JP H023242A JP 15056588 A JP15056588 A JP 15056588A JP 15056588 A JP15056588 A JP 15056588A JP H023242 A JPH023242 A JP H023242A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特に素子分離の特性の
向上を図ることのできるＬＤＤ構造とサイドウオールス
ペーサを有するゲート構造とを有する半導体装置の製造
方法に関する。
向上を図ることのできるＬＤＤ構造とサイドウオールス
ペーサを有するゲート構造とを有する半導体装置の製造
方法に関する。
（ロ）従来の技術
第２図（ａ） 、 （ｂ） 、 （ｃ）は従来の半導体
装置の製造方法を説明する要部工程の断面図である。
装置の製造方法を説明する要部工程の断面図である。
同図（ａ）において、先ずＰ形半導体基板（例えばＳｔ
基板）（１０１）の能動領域となる部分を除いてフィー
ルド５ｉ０＊膜（１０２）を部分酸化の方法等を用いて
形成する。次に全面にＳｉＯ２膜（厚さ２００人程度）
とポリシリコン膜（厚ａ４０００人程度）を被着しポリ
シリコン膜にリンなどのＮ形不純物を導入する。その後
パターニングして前記能動領域の適当な位置にゲートＳ
ｉＯ２膜（１２３）とポリシリコンゲート電極（１２４
）を形成する。更に全面に薄（ＳｉＯ２膜（１０５）を
形成し、このＳｉＯ２膜（１０５）を介してフィールド
ＳｉＯ２膜（１０２）とポリシリコンゲート電極（１２
４）をマスクにして、Ｐ形半導体基板（１０１）に低濃
度のＮ形不純物をイオンインプランテーション（以下Ｉ
Ｉと略称）技術を使い選択的に導入する。更にアニール
をおこない低濃度ソース領域（１０６）と低濃度ドレイ
ン領域（１０７）を形成する。
基板）（１０１）の能動領域となる部分を除いてフィー
ルド５ｉ０＊膜（１０２）を部分酸化の方法等を用いて
形成する。次に全面にＳｉＯ２膜（厚さ２００人程度）
とポリシリコン膜（厚ａ４０００人程度）を被着しポリ
シリコン膜にリンなどのＮ形不純物を導入する。その後
パターニングして前記能動領域の適当な位置にゲートＳ
ｉＯ２膜（１２３）とポリシリコンゲート電極（１２４
）を形成する。更に全面に薄（ＳｉＯ２膜（１０５）を
形成し、このＳｉＯ２膜（１０５）を介してフィールド
ＳｉＯ２膜（１０２）とポリシリコンゲート電極（１２
４）をマスクにして、Ｐ形半導体基板（１０１）に低濃
度のＮ形不純物をイオンインプランテーション（以下Ｉ
Ｉと略称）技術を使い選択的に導入する。更にアニール
をおこない低濃度ソース領域（１０６）と低濃度ドレイ
ン領域（１０７）を形成する。
しかる後同図（ｂ）のサイドウオールスペーサ（１１２
）形成用のＳｉＯ２膜（１１３）をＰ形半導体基板全面
に被着する。
）形成用のＳｉＯ２膜（１１３）をＰ形半導体基板全面
に被着する。
次に同図（ｂ）において、サイドウオールスペーサ（１
１２）を形成する為同図（ａ）のＳｉＯ２膜（１１３）
を異方性エツチングをおこなうが、しばしばフィールド
ＳｉＯ２膜（１０２）の端部Ａ部のＳｉＯ２膜がオーバ
ーエツチングされこの部分のＳｉ基板が露出する。又フ
ィールドＳｉＯ２膜（１０２）そのものも浮きが薄くな
る。
１２）を形成する為同図（ａ）のＳｉＯ２膜（１１３）
を異方性エツチングをおこなうが、しばしばフィールド
ＳｉＯ２膜（１０２）の端部Ａ部のＳｉＯ２膜がオーバ
ーエツチングされこの部分のＳｉ基板が露出する。又フ
ィールドＳｉＯ２膜（１０２）そのものも浮きが薄くな
る。
次に同図（ｃ）において、ブロッキング用ＳｉＯ２膜（
１１４） （厚き数百人）をＳｉ基板に被着した後、サ
イドウオールスペーサ（１１２）とフィール）’Ｓｉｎ
ｇ膜（１０２）とポリシリコンゲート電極（１０４）を
マスクにして高濃度のＮ形不純物をＳｉ基板に導入し、
高濃度Ｓ／Ｄ領域（１１０）（１１１）を形成する。
１１４） （厚き数百人）をＳｉ基板に被着した後、サ
イドウオールスペーサ（１１２）とフィール）’Ｓｉｎ
ｇ膜（１０２）とポリシリコンゲート電極（１０４）を
マスクにして高濃度のＮ形不純物をＳｉ基板に導入し、
高濃度Ｓ／Ｄ領域（１１０）（１１１）を形成する。
（ハ）発明が解決しようとする課題
しかし上述の従来方法によると、第２図（ｂ）のＡ部に
示されるように、サイドウオールスペーサ（１１２）の
異方性エツチングの際に、オーバーエツチングの為フィ
ールドＳｉＯ２膜（１０２）の端部のＳｉ Ｏ。
示されるように、サイドウオールスペーサ（１１２）の
異方性エツチングの際に、オーバーエツチングの為フィ
ールドＳｉＯ２膜（１０２）の端部のＳｉ Ｏ。
膜も除去され、高濃度Ｓ／Ｄ領域（１１０）（１１１）
を形成した時、同図（ｃ）に示すように高濃度Ｓ／Ｄ領
域の幅が広がるとともに、隣接する高濃度Ｓ／Ｄ領域と
の間隔も狭くなる。従ってＰ形Ｓｉ基板（１０１）と高
濃度Ｓ／Ｄ領域（１１０）（１１１）とで形成される接
合容量が増加し高速化のさまたげになるとともに分離特
性にとっても望ましくない。
を形成した時、同図（ｃ）に示すように高濃度Ｓ／Ｄ領
域の幅が広がるとともに、隣接する高濃度Ｓ／Ｄ領域と
の間隔も狭くなる。従ってＰ形Ｓｉ基板（１０１）と高
濃度Ｓ／Ｄ領域（１１０）（１１１）とで形成される接
合容量が増加し高速化のさまたげになるとともに分離特
性にとっても望ましくない。
又フィールド５ｉ０＊膜（１０２）そのものの厚きも薄
くなることは、フィールドＳｉＯ２膜（１０２）上に配
線されるＡｊ２電極等により、フィールド５ｉ０を膜（
１０２）直下のＰ形Ｓｉ基板も影響を受は易くなり分離
特性上好ましくない。
くなることは、フィールドＳｉＯ２膜（１０２）上に配
線されるＡｊ２電極等により、フィールド５ｉ０を膜（
１０２）直下のＰ形Ｓｉ基板も影響を受は易くなり分離
特性上好ましくない。
そこで本発明は、以上の問題点を解決し半導体装置の性
能の向上を図ることを目的とする。
能の向上を図ることを目的とする。
（ニ）課題を解決するための手段
上記課題は一導電形の半導体基板上適当な位置に部分的
にフィールドＳｉＯ２膜を形成する工程と、該フィール
ドＳｉＯ２膜の形成された該一導電形の半導体基板全面
にゲート５ｉｏｔ膜となる第１のＳｉＯ２膜を形成する
工程と、該第１のＳｉＯを膜上に第１のボッシリコン膜
を形成する工程と、該第１のポリシリコン膜を反対導電
形の不純物を導入する工程と、前記フィールドＳｉＯ２
膜の形成されていない適当な部分に該第１のポリシリコ
ン膜をパターニングしてポリシリコンゲート電極とゲー
トＳｉＯ２膜とを形成する工程と、該ポリシリコンゲー
ト電極とゲートＳｉＯ２膜及び前記フィールドＳｉＯ２
膜の載った前記一導電形の半導体基板全面に第２のＳｉ
ｎ！膜を形成する工程と、該ポリシリコンゲート電極と
前記フィールドＳｉＯ２膜とをマスクとして前記第１と
第２のＳｉＯ２膜を介して選択的に反対導電形の低濃度
不純物を該一導電形の半導体基板に導入する工程と、該
一導電形の半導体基板全面に第２のポリシリコン膜を形
成する工程と、該第２のポリシリコン膜上に第３のＳｉ
Ｏ２膜を形成する工程と、該第３のＳｉｎ！膜を前記ポ
リシリコンゲート電極の周囲にのみ残すように異方性エ
ツチングしてサイドウオールを形成する工程と、該サイ
ドウオールと前記ポリシリコン電極と前記フィールドＳ
ｉＯ２膜とをマスクにして前記第２のポリシリコン膜お
よび前記第１と第２のＳｉＯ、膜を介して選択的に反対
導電形の高濃度不純物を前記一導電形の半導体基板に導
入する工程と、前記第３のＳｉＯ２膜と前記第２のポリ
シリコン膜とをエツチングして除去する工程とを含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。
にフィールドＳｉＯ２膜を形成する工程と、該フィール
ドＳｉＯ２膜の形成された該一導電形の半導体基板全面
にゲート５ｉｏｔ膜となる第１のＳｉＯ２膜を形成する
工程と、該第１のＳｉＯを膜上に第１のボッシリコン膜
を形成する工程と、該第１のポリシリコン膜を反対導電
形の不純物を導入する工程と、前記フィールドＳｉＯ２
膜の形成されていない適当な部分に該第１のポリシリコ
ン膜をパターニングしてポリシリコンゲート電極とゲー
トＳｉＯ２膜とを形成する工程と、該ポリシリコンゲー
ト電極とゲートＳｉＯ２膜及び前記フィールドＳｉＯ２
膜の載った前記一導電形の半導体基板全面に第２のＳｉ
ｎ！膜を形成する工程と、該ポリシリコンゲート電極と
前記フィールドＳｉＯ２膜とをマスクとして前記第１と
第２のＳｉＯ２膜を介して選択的に反対導電形の低濃度
不純物を該一導電形の半導体基板に導入する工程と、該
一導電形の半導体基板全面に第２のポリシリコン膜を形
成する工程と、該第２のポリシリコン膜上に第３のＳｉ
Ｏ２膜を形成する工程と、該第３のＳｉｎ！膜を前記ポ
リシリコンゲート電極の周囲にのみ残すように異方性エ
ツチングしてサイドウオールを形成する工程と、該サイ
ドウオールと前記ポリシリコン電極と前記フィールドＳ
ｉＯ２膜とをマスクにして前記第２のポリシリコン膜お
よび前記第１と第２のＳｉＯ、膜を介して選択的に反対
導電形の高濃度不純物を前記一導電形の半導体基板に導
入する工程と、前記第３のＳｉＯ２膜と前記第２のポリ
シリコン膜とをエツチングして除去する工程とを含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。
（＊）作用
即ち、本発明は高濃度Ｓ／Ｄ領域の形成のためのマスク
とするＳｉＯよ膜によるサイドウオールの形成の異方性
エツチングのとき、下地にポリシリコン膜を全面に敷き
サイドウオール形成時のオーバーエツチングに対しても
このポリシリコン膜がバッファの役目をしてフィールド
Ｓｉｇｎ膜がエツチングされることを防止する。
とするＳｉＯよ膜によるサイドウオールの形成の異方性
エツチングのとき、下地にポリシリコン膜を全面に敷き
サイドウオール形成時のオーバーエツチングに対しても
このポリシリコン膜がバッファの役目をしてフィールド
Ｓｉｇｎ膜がエツチングされることを防止する。
これによって隣接する高濃度Ｓ／Ｄ領域の間隔が狭くな
ることもなく、かつフィールドＳｉＯ２膜の厚さも初期
のままに保たれるので半導体装置の動作スピード及び素
子分離特性の劣化が防止される。
ることもなく、かつフィールドＳｉＯ２膜の厚さも初期
のままに保たれるので半導体装置の動作スピード及び素
子分離特性の劣化が防止される。
（へ）実施例
以上、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法を説明する要部工程の断面図である。
方法を説明する要部工程の断面図である。
同図（ａ）において、（１）はＰ形半導体基板（例えば
Ｓｉ基板）で能動素子などの形成される領域を除いて適
当な位置に素子分離用のフィールドＳｉＯ２膜（２）が
選択的に形成される８次に全面にゲート５１０ｗ膜（（
ｂ）図（２３））となる厚さ〜２００人程度０第１のＳ
ｉＯ２膜が熱酸化法により、ポリシリコンゲート電極（
（ｂ）図（２４））となる厚き４０００人程度０第１の
ポリシリコン膜（４）がＣＶＤ法によりそれぞれ形成さ
れる。しかる後第１のポリシリコン膜（４）をＮ形化す
るためにリンなどのＮ形不純物が熱拡散又はＩＩ等によ
り導入される。
Ｓｉ基板）で能動素子などの形成される領域を除いて適
当な位置に素子分離用のフィールドＳｉＯ２膜（２）が
選択的に形成される８次に全面にゲート５１０ｗ膜（（
ｂ）図（２３））となる厚さ〜２００人程度０第１のＳ
ｉＯ２膜が熱酸化法により、ポリシリコンゲート電極（
（ｂ）図（２４））となる厚き４０００人程度０第１の
ポリシリコン膜（４）がＣＶＤ法によりそれぞれ形成さ
れる。しかる後第１のポリシリコン膜（４）をＮ形化す
るためにリンなどのＮ形不純物が熱拡散又はＩＩ等によ
り導入される。
次に同図（ｂ）のようにフィールドＳｉＯ２膜の形成さ
れた領域以外の適当な部分に選択的にエツチングにより
ポリシリコンゲート電極（２４）とゲートＳｉＯ２膜（
２３）とが形成される。
れた領域以外の適当な部分に選択的にエツチングにより
ポリシリコンゲート電極（２４）とゲートＳｉＯ２膜（
２３）とが形成される。
しかる後同図（ｃ）に示すように、厚さ２００人程鹿の
ブロッキング用の第２のＳｉＯ２膜（５〉を形成し、更
にこのＳｉＯ２膜を介してフィールドＳｉＯ２膜り２）
とポリシリコンゲート電極＜２４）とをマスクにして、
低濃度Ｎ形不純物をＩＩによりＰ形Ｓｉ基板に選択的に
導入し、アニールをおこなって低濃度Ｓ／Ｄ領域を形成
する。
ブロッキング用の第２のＳｉＯ２膜（５〉を形成し、更
にこのＳｉＯ２膜を介してフィールドＳｉＯ２膜り２）
とポリシリコンゲート電極＜２４）とをマスクにして、
低濃度Ｎ形不純物をＩＩによりＰ形Ｓｉ基板に選択的に
導入し、アニールをおこなって低濃度Ｓ／Ｄ領域を形成
する。
次に同図（ｄ）に示すように上記工程の完了した半導体
基板上に本発明のポイントとなる第２のボッシリコン膜
（８）（厚さ５００人程変りと第３のＳｉＯ２膜（９）
（厚ｔ２０００人程度）とをＣＶＤ法により堆積する。
基板上に本発明のポイントとなる第２のボッシリコン膜
（８）（厚さ５００人程変りと第３のＳｉＯ２膜（９）
（厚ｔ２０００人程度）とをＣＶＤ法により堆積する。
次に同図（ｅ）において、第３のＳｉＯｘ膜（９）を異
方性エツチングしサイドウオール（２９）を形成する。
方性エツチングしサイドウオール（２９）を形成する。
このとき下地の第２のポリシリコン膜（８）がフィール
ドＳｉＯ２膜（２）をオーバーエツチングから保護して
いるので多少のオーバーエツチングによってはフィール
ドＳｉか膜がエツチングされることはない。
ドＳｉＯ２膜（２）をオーバーエツチングから保護して
いるので多少のオーバーエツチングによってはフィール
ドＳｉか膜がエツチングされることはない。
しかる後、フィールドＳｉｇｎ膜（２）とサイドウオー
ル（２９）とポリシリコンゲート電極とをマスクにして
、第２の５ｘＯｔ膜（５）と第２のポリシリコン膜とを
介して高濃度Ｎ形不純物をＰ形Ｓｉ基板に選択的に導入
し、アニールして高濃度Ｓ／Ｄ領域（１０）（１１）を
形成する。このとき上述のようにフィールドＳｉＯ２膜
（２）は、端部形状及びその厚さが初期のまま保たれて
いるのでフィールドＳｉＯ２膜を介して隣接する高濃度
Ｓ／Ｄ領域間の素子分離特性や容量接合および酸化膜の
増加による動作スピードの劣化は防止できる。
ル（２９）とポリシリコンゲート電極とをマスクにして
、第２の５ｘＯｔ膜（５）と第２のポリシリコン膜とを
介して高濃度Ｎ形不純物をＰ形Ｓｉ基板に選択的に導入
し、アニールして高濃度Ｓ／Ｄ領域（１０）（１１）を
形成する。このとき上述のようにフィールドＳｉＯ２膜
（２）は、端部形状及びその厚さが初期のまま保たれて
いるのでフィールドＳｉＯ２膜を介して隣接する高濃度
Ｓ／Ｄ領域間の素子分離特性や容量接合および酸化膜の
増加による動作スピードの劣化は防止できる。
以上の工程の後、同図（ｆ）のようにサイドウオール（
１０）と第２のポリシリコン膜をエツチング除去する。
１０）と第２のポリシリコン膜をエツチング除去する。
以下通常の工程により半導体装置が完成されるが説明は
省略する。
省略する。
上述の説明はＰ形Ｓｉ基板に対しておこなったが、Ｎ形
Ｓｉ基板に逆タイプの不純物を使う製造方法に対しても
有効なことは言うまでもない。
Ｓｉ基板に逆タイプの不純物を使う製造方法に対しても
有効なことは言うまでもない。
（ト）発明の効果
以上のように本発明によれば、高濃度Ｓ／Ｄ領域形成時
にフィールド５ｉｏｔ膜の端部形状及びその厚さが初期
のまま保たれているので、フィールドＳｉＯ２膜を介し
て隣接する高濃度Ｓ／Ｄ領域間の素子分離特性や接合容
量および酸化膜容量の増加による動作スピードの劣化の
防止に有効である。
にフィールド５ｉｏｔ膜の端部形状及びその厚さが初期
のまま保たれているので、フィールドＳｉＯ２膜を介し
て隣接する高濃度Ｓ／Ｄ領域間の素子分離特性や接合容
量および酸化膜容量の増加による動作スピードの劣化の
防止に有効である。
第１図（ａ）〜（ｆ＞は本発明に係る半導体装置の製造
方法を説明する要部工程の断面図、第２図輸）〜（ｃ）
は従来例の半導体装置の製造方法を説明する要部工程の
断面図である。 図において、（１） 、 ＜１０１）・・・Ｐ形半導体
基板、（２） 、 （１０２）・・・フィールドＳｉＯ
２膜、 （３）・・・第１のＳｉＯよ膜、 （４）・・
・第１のポリシリコン膜、（５）・・・第２のＳｉＯ２
膜、 （６） 、 （１０６）・・・低濃度ソース領域
、 （７） 、 （１０７）・・・低濃度ドレイン領域
、 （８）・・・第２のポリシリコン膜、 （９）・・
・第３ （７）ＳｉＯ。 膜、 （１０） 、 （１１０）・・・高濃度ソース領
域、 （１１）。 （１１１）・・・高濃度ドレイン領域、 （１０５）
、 （１１３）・・・Ｓｉ０ｇ膜、 （２３） 、
（１２３）・・・ゲートＳｉか膜、 （２４）。 （１２４）・・・ポリシリコンゲート電極、（２９）・
・・サイドウオール、 （１２） 、 （１１２）・・
・サイドウオールスペーサを示す。
方法を説明する要部工程の断面図、第２図輸）〜（ｃ）
は従来例の半導体装置の製造方法を説明する要部工程の
断面図である。 図において、（１） 、 ＜１０１）・・・Ｐ形半導体
基板、（２） 、 （１０２）・・・フィールドＳｉＯ
２膜、 （３）・・・第１のＳｉＯよ膜、 （４）・・
・第１のポリシリコン膜、（５）・・・第２のＳｉＯ２
膜、 （６） 、 （１０６）・・・低濃度ソース領域
、 （７） 、 （１０７）・・・低濃度ドレイン領域
、 （８）・・・第２のポリシリコン膜、 （９）・・
・第３ （７）ＳｉＯ。 膜、 （１０） 、 （１１０）・・・高濃度ソース領
域、 （１１）。 （１１１）・・・高濃度ドレイン領域、 （１０５）
、 （１１３）・・・Ｓｉ０ｇ膜、 （２３） 、
（１２３）・・・ゲートＳｉか膜、 （２４）。 （１２４）・・・ポリシリコンゲート電極、（２９）・
・・サイドウオール、 （１２） 、 （１１２）・・
・サイドウオールスペーサを示す。
Claims (1)
- （１）ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造とサイドウォールスペーサを有するゲート構造
とを有する半導体装置において、 一導電形の半導体基板上の適当な位置に部分的にフィー
ルドＳｉＯ＿２膜を形成する工程と、該フィールドＳｉ
Ｏ＿２膜の形成された該一導電形の半導体基板全面にゲ
ートＳｉＯ＿２膜となる第１のＳｉＯ＿２膜を形成する
工程と、 該第１のＳｉＯ＿２膜上に第１のポリシリコン膜を形成
する工程と、 該第１のポリシリコン膜に反対導電形の不純物を導入す
る工程と、 前記フィールドＳｉＯ＿２膜の形成されていない適当な
部分に該第１のポリシリコン膜をパターニングしてポリ
シリコンゲート電極とゲートＳｉＯ＿２膜とを形成する
工程と、 該ポリシリコンゲート電極とゲートＳｉＯ＿２膜及び前
記フィールドＳｉＯ＿２膜の載った前記一導電形の半導
体基板全面に第２のＳｉＯ＿２膜を形成する工程と、該
ポリシリコンゲート電極と前記フィールドＳｉＯ＿２膜
とをマスクとして前記第１と第２のＳｉＯ＿２膜を介し
て選択的に反対導電形の低濃度不純物を該一導電形の半
導体基板に導入する工程と、 該一導電形の半導体基板全面に第２のポリシリコン膜を
形成する工程と、 該第２のポリシリコン膜上に第３のＳｉＯ＿２膜を形成
する工程と、 該第３のＳｉＯ＿２膜を前記ポリシリコンゲート電極の
周囲にのみ残すように異方性エッチングしてサイドウォ
ールを形成する工程と、 該サイドウォールと前記ポリシリコン電極と前記フィー
ルドＳｉＯ＿２膜とをマスクにして前記第２のポリシリ
コン膜および第１と第２のＳｉＯ＿２膜を介して選択的
に反対導電形の高濃度不純物を前記一導電形の半導体基
板に導入する工程と、 前記第３のＳｉＯ＿２膜と第２のポリシリコン膜とをエ
ッチングして除去する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15056588A JPH023242A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15056588A JPH023242A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023242A true JPH023242A (ja) | 1990-01-08 |
Family
ID=15499661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15056588A Pending JPH023242A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023242A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251938A (ja) * | 1991-01-09 | 1992-09-08 | Sharp Corp | 半導体装置の製造方法 |
| US5679589A (en) * | 1989-10-17 | 1997-10-21 | Lucent Technologies Inc. | FET with gate spacer |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156448A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS6346773A (ja) * | 1986-08-15 | 1988-02-27 | Citizen Watch Co Ltd | Ｍｏｓトランジスタの製造方法 |
-
1988
- 1988-06-17 JP JP15056588A patent/JPH023242A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156448A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS6346773A (ja) * | 1986-08-15 | 1988-02-27 | Citizen Watch Co Ltd | Ｍｏｓトランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679589A (en) * | 1989-10-17 | 1997-10-21 | Lucent Technologies Inc. | FET with gate spacer |
| JPH04251938A (ja) * | 1991-01-09 | 1992-09-08 | Sharp Corp | 半導体装置の製造方法 |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
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