JPS6181157U - - Google Patents
Info
- Publication number
- JPS6181157U JPS6181157U JP1984166611U JP16661184U JPS6181157U JP S6181157 U JPS6181157 U JP S6181157U JP 1984166611 U JP1984166611 U JP 1984166611U JP 16661184 U JP16661184 U JP 16661184U JP S6181157 U JPS6181157 U JP S6181157U
- Authority
- JP
- Japan
- Prior art keywords
- die area
- lead frame
- lead
- pet
- vicinity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
第１図は本考案リードフレームにＩＣペレツト
を設定載回したときの上面図、第２図はそのＢ−
Ｂ′断面図、第３図は本考案の異なる実施例のリ
ードフレームにＩＣペレツトを設定載置したとき
の断面図、第４図、第５図は夫々テフロンシート
の上面図及び側面図、第６図は従来のリードフレ
ームにＩＣペレツトを設定載置したときの上面図
、第７図は第６図におけるＡ−Ａ′断面図である
。 １……ダイエリア、２，２……リード片、３…
…ＩＣペレツト、４，４……電極パツド、５，５
……ワイヤ、６……絶縁層。
を設定載回したときの上面図、第２図はそのＢ−
Ｂ′断面図、第３図は本考案の異なる実施例のリ
ードフレームにＩＣペレツトを設定載置したとき
の断面図、第４図、第５図は夫々テフロンシート
の上面図及び側面図、第６図は従来のリードフレ
ームにＩＣペレツトを設定載置したときの上面図
、第７図は第６図におけるＡ−Ａ′断面図である
。 １……ダイエリア、２，２……リード片、３…
…ＩＣペレツト、４，４……電極パツド、５，５
……ワイヤ、６……絶縁層。
Claims (1)
- ＩＣペツトを載置するダイエリアと、このダイ
エリア近傍から外方へ向かつて放射状に複数本設
けられたリード片とから成るリードフレームに於
いて、上記ダイエリアの外周表面部に絶縁材料層
を設けたことを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984166611U JPS6181157U (ja) | 1984-11-02 | 1984-11-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984166611U JPS6181157U (ja) | 1984-11-02 | 1984-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181157U true JPS6181157U (ja) | 1986-05-29 |
Family
ID=30724419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984166611U Pending JPS6181157U (ja) | 1984-11-02 | 1984-11-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181157U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143710A (ja) * | 2015-01-30 | 2016-08-08 | シチズンファインデバイス株式会社 | 電子部品のワイヤー接続構造 |
-
1984
- 1984-11-02 JP JP1984166611U patent/JPS6181157U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143710A (ja) * | 2015-01-30 | 2016-08-08 | シチズンファインデバイス株式会社 | 電子部品のワイヤー接続構造 |