JPS6182234A - 乗算器回路 - Google Patents
乗算器回路Info
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- JPS6182234A JPS6182234A JP20491184A JP20491184A JPS6182234A JP S6182234 A JPS6182234 A JP S6182234A JP 20491184 A JP20491184 A JP 20491184A JP 20491184 A JP20491184 A JP 20491184A JP S6182234 A JPS6182234 A JP S6182234A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、乗算データの加算または減算による累算も
可能な乗算器回路に関する。
可能な乗算器回路に関する。
一般に、この種の乗算器回路（乗算器−累算器回路）は
、例えば第７図に示すように構成されている。すなわち
、乗数Ｘｉｎおよび被乗数Ｙ ｌ ｎはそれぞれ、Ｘ、
Ｙレジスタ１，２に供給され、これらの入力データはラ
イン１１．１２を介してディノタル乗算器としてのフル
アダーアレイ３に供給される。このフルアダーアレイ３
から得られる乗数Ｘｊｎと被乗数Ｙｉｎとの積データは
、各ビット毎に桁上げ先見回路（以下、単にＣＬＡ回路
と略称する）４を介して合計回路５に供給される。この
合計回路５の出力データは、各ビット毎にＣＬＡ回路６
を介して、クロック信号ＣＫが供給される累算器レジス
タ７に供給される。累算器レジスタ７の出力データは、
外部端子８から出力されるとともに、ライン１７を介し
て累算器制御回路９に供給される。この累算器制御回路
９には、累算信号ＡＣＣおよび加減算信号ＡＤＤ／ＳＵ
Ｂの２つの制御信号が供給され、これらの制御信号に応
じて上記累算器レジスタ７の出力データが、上記フルア
ダーアレイ３からＣＬＡ回路４を介して合計回路５に供
給される積データに加算まだは減算されるようにデータ
変換される。そして、この変換されたデータがライン１
９を介して合計回路５へ供給されて累算されるようにな
っている。
、例えば第７図に示すように構成されている。すなわち
、乗数Ｘｉｎおよび被乗数Ｙ ｌ ｎはそれぞれ、Ｘ、
Ｙレジスタ１，２に供給され、これらの入力データはラ
イン１１．１２を介してディノタル乗算器としてのフル
アダーアレイ３に供給される。このフルアダーアレイ３
から得られる乗数Ｘｊｎと被乗数Ｙｉｎとの積データは
、各ビット毎に桁上げ先見回路（以下、単にＣＬＡ回路
と略称する）４を介して合計回路５に供給される。この
合計回路５の出力データは、各ビット毎にＣＬＡ回路６
を介して、クロック信号ＣＫが供給される累算器レジス
タ７に供給される。累算器レジスタ７の出力データは、
外部端子８から出力されるとともに、ライン１７を介し
て累算器制御回路９に供給される。この累算器制御回路
９には、累算信号ＡＣＣおよび加減算信号ＡＤＤ／ＳＵ
Ｂの２つの制御信号が供給され、これらの制御信号に応
じて上記累算器レジスタ７の出力データが、上記フルア
ダーアレイ３からＣＬＡ回路４を介して合計回路５に供
給される積データに加算まだは減算されるようにデータ
変換される。そして、この変換されたデータがライン１
９を介して合計回路５へ供給されて累算されるようにな
っている。
第８図は、上記第７図における一点鎖線２０で囲んだ回
路の具体的な構成例を示すもので、１６ビツト×１６ビ
ツトの２進数の２の補数表示によシ乗算を行なう乗算回
路と合計回路とを実現している。第８図において、四角
で囲んだＡ、Ｈ，Ｆのブロックはそれぞれ、ビット積、
ビット積入力を含む半加算器、ビット積入力を含む全加
算器を示しており、また、丸で囲んだＨ，Ｆはそれぞれ
単なる（ビット積入力を含ま々い）半加算器、全加算器
を示すものである。
路の具体的な構成例を示すもので、１６ビツト×１６ビ
ツトの２進数の２の補数表示によシ乗算を行なう乗算回
路と合計回路とを実現している。第８図において、四角
で囲んだＡ、Ｈ，Ｆのブロックはそれぞれ、ビット積、
ビット積入力を含む半加算器、ビット積入力を含む全加
算器を示しており、また、丸で囲んだＨ，Ｆはそれぞれ
単なる（ビット積入力を含ま々い）半加算器、全加算器
を示すものである。
なお、四角で囲んだａｌおよび符号付きか符号なしかを
決定する信号ＴＣが供給されるアンドダー） ＡＮＤは
、ブロックにダッシュを付して示したビット積を含む半
加算器、ビット積入力を含む全加算器とともに符号ビッ
トの補正を行なうだめのものであり、 Ｘｓ ”’ ＴＣ−Ｘ１５ Ｙｓ ：＝ ’ｒｃ ＨＹ １５ ａ＝Ｔｃ、（Ｘ１５＋Ｙ１５ ） ＋ＴＣ（Ｘ１５ ・
Ｙｔｓ ）なる関係を有している。この符号ビットに関
する補正および生成については周知であるためその説明
は省略する。
決定する信号ＴＣが供給されるアンドダー） ＡＮＤは
、ブロックにダッシュを付して示したビット積を含む半
加算器、ビット積入力を含む全加算器とともに符号ビッ
トの補正を行なうだめのものであり、 Ｘｓ ”’ ＴＣ−Ｘ１５ Ｙｓ ：＝ ’ｒｃ ＨＹ １５ ａ＝Ｔｃ、（Ｘ１５＋Ｙ１５ ） ＋ＴＣ（Ｘ１５ ・
Ｙｔｓ ）なる関係を有している。この符号ビットに関
する補正および生成については周知であるためその説明
は省略する。
今、乗数をＸ、被乗数をＹとすると、周知の如くその積
Ｐは、 Ｐ＝Ｘ−Ｙ ・・・（１） である。ここで、乗数Ｘおよび被乗数Ｙはそれぞれ、次
式（２） 、 （３）で表わすことができる。
Ｐは、 Ｐ＝Ｘ−Ｙ ・・・（１） である。ここで、乗数Ｘおよび被乗数Ｙはそれぞれ、次
式（２） 、 （３）で表わすことができる。
Ｘ＝−Ｘｓ・２１５＋ΣＸｉ ・Ｚ’−’＝−Ｘａ ・
２１５−１−ｘ＊ ・−・（２）ｊ＝１ Ｙ＝−Ｙｓ・２１５＋ΣＹｉ ・２ ’−’ ＝−Ｙｓ
・Ｚ１５＋ｙ＊ ・、（３）ト１ よって、積Ｐは、 Ｐ＝Ｘ＊・Ｙｓ−Ｘｓ−Ｙｓ・２−Ｙｓ・Ｘｓ・２１５
＋Ｘ５−Ｙａ −２３０ ＝（Ｘｓ−Ｙｓ −Ｘｓ−Ｙｓ）・２ ＋）（＊・７
＊＋Ｘ８・Ｙｓ・Ｚ＋Ｙｓ−Ｗ；・２１５＋Ｘｓ・２
＋Ｙ８・２１５ ・・・（４）と々る。こ
こで、Ｘｓ、Ｙｓは各々Ｘ＊、Ｙ＊の各ビットを反転さ
せたものである。さらに、第１５ビツト目での丸め機能
（第８図中でＲＮＤと示す）を有するものとすると、最
終的な乗算器３の出力データＱはＩＱ＝Ｐ−１−２Ｊと
なる。
２１５−１−ｘ＊ ・−・（２）ｊ＝１ Ｙ＝−Ｙｓ・２１５＋ΣＹｉ ・２ ’−’ ＝−Ｙｓ
・Ｚ１５＋ｙ＊ ・、（３）ト１ よって、積Ｐは、 Ｐ＝Ｘ＊・Ｙｓ−Ｘｓ−Ｙｓ・２−Ｙｓ・Ｘｓ・２１５
＋Ｘ５−Ｙａ −２３０ ＝（Ｘｓ−Ｙｓ −Ｘｓ−Ｙｓ）・２ ＋）（＊・７
＊＋Ｘ８・Ｙｓ・Ｚ＋Ｙｓ−Ｗ；・２１５＋Ｘｓ・２
＋Ｙ８・２１５ ・・・（４）と々る。こ
こで、Ｘｓ、Ｙｓは各々Ｘ＊、Ｙ＊の各ビットを反転さ
せたものである。さらに、第１５ビツト目での丸め機能
（第８図中でＲＮＤと示す）を有するものとすると、最
終的な乗算器３の出力データＱはＩＱ＝Ｐ−１−２Ｊと
なる。
この乗算器３の出力データＱに累算器レジスタ７の出力
データＲを合計回路５により加算または減算した場合、
合計回路５の出力データＳは各々、 Ｓ＝Ｑ十ΣＲ１・２１−１ ・・・（
５）ｉ または、 ５＝Ｑ−ΣＲ１・２′−１・・・（６）ｉ＝１ と表わすことができる。この回路においては、ｍ−３５
であり、これは累算器レジスタ７のビット数と等しく、
つまり乗算器３より出力される複数の積を累算するのに
充分なビット長を持−１０＝ だせるため、各入力レジスタ１，２のビット長の２倍よ
りさらに３ビット分拡張用に長いビットを設けたもので
ある。
データＲを合計回路５により加算または減算した場合、
合計回路５の出力データＳは各々、 Ｓ＝Ｑ十ΣＲ１・２１−１ ・・・（
５）ｉ または、 ５＝Ｑ−ΣＲ１・２′−１・・・（６）ｉ＝１ と表わすことができる。この回路においては、ｍ−３５
であり、これは累算器レジスタ７のビット数と等しく、
つまり乗算器３より出力される複数の積を累算するのに
充分なビット長を持−１０＝ だせるため、各入力レジスタ１，２のビット長の２倍よ
りさらに３ビット分拡張用に長いビットを設けたもので
ある。
ところで、乗算器および累算器には高速化が望まれてい
るが、上記のように沫算器３と合計回路５とを分離し、
各々独立した加算器により乗算−累算器を実現した場合
、まず、乗算器３の信号伝播時間を見ると、加算すべき
要素の数としては、直中の桁であるＱ１５が経路として
最大で、との積データＱＩ５を生成するための全加算器
１６段の和信号伝播時間アとさらに積データＱ１６から
Ｑ 、？ ４を生成するだめの全加算器１５段と半加算
器４段のキャリー信号伝播時間の総和が乗算器３の出力
遅延時間となる。
るが、上記のように沫算器３と合計回路５とを分離し、
各々独立した加算器により乗算−累算器を実現した場合
、まず、乗算器３の信号伝播時間を見ると、加算すべき
要素の数としては、直中の桁であるＱ１５が経路として
最大で、との積データＱＩ５を生成するための全加算器
１６段の和信号伝播時間アとさらに積データＱ１６から
Ｑ 、？ ４を生成するだめの全加算器１５段と半加算
器４段のキャリー信号伝播時間の総和が乗算器３の出力
遅延時間となる。
さらに、累算するために合計回路５の全加算器における
下１１′ｆビットから一ヒ位ビットに伝播するキャリー
信号の遅延時間が加わり、高速化の実現が困難である。
下１１′ｆビットから一ヒ位ビットに伝播するキャリー
信号の遅延時間が加わり、高速化の実現が困難である。
そこで、高速化を図るだめに、前記ＣＬＡ回路４．６を
設けているが、乗算器３の最終段の加算器にのみＣＬＡ
回路４を設けた場合、乗算器３の積データＱの生成は高
速化できても、合計回路５の加算器のキャリー信号の伝
播時間が遅くなる。一方、合計回路５の加算器にのみＣ
Ｉ、Ａ回路６を設けた場合、乗算器３の積データＱを生
成するキャリー信号の伝播時間が遅いため、どちらか片
側にのみＣＬＡ回路を設けたのではほとんど効果が得ら
れない。従って、高速化を実現するためには、乗算器３
と合計回路５各々にＣＬＡ回路を設ける必要があり、こ
のように２つのＣＬＡ回路４．６を設けることは高集積
化を実現する上で問題が有る。
設けているが、乗算器３の最終段の加算器にのみＣＬＡ
回路４を設けた場合、乗算器３の積データＱの生成は高
速化できても、合計回路５の加算器のキャリー信号の伝
播時間が遅くなる。一方、合計回路５の加算器にのみＣ
Ｉ、Ａ回路６を設けた場合、乗算器３の積データＱを生
成するキャリー信号の伝播時間が遅いため、どちらか片
側にのみＣＬＡ回路を設けたのではほとんど効果が得ら
れない。従って、高速化を実現するためには、乗算器３
と合計回路５各々にＣＬＡ回路を設ける必要があり、こ
のように２つのＣＬＡ回路４．６を設けることは高集積
化を実現する上で問題が有る。
また、累算器レジスタ７から出力される累算データを無
効化したい場合、初期化あるいは任意のデータをセット
しだい場合には、累算器レジスタ７と外部端子（入出力
共通端子）８との間に、フィールド制御信号で制御され
る３状態バツフアを設けてその出力を高インピーダンス
状態に設定するとともに、ＣＬＡ回路６と累算器レジス
タ７との間にプリロード制御回路を設け、このプリロー
ド制御回路にセレクション制御信号を供給して外部入力
信号を選択しなければならない。これらの一連の動作に
要する各信号のタイミングは、通常の乗算に要するタイ
ミングと全く異なり、その制御が複雑化する欠点もある
。
効化したい場合、初期化あるいは任意のデータをセット
しだい場合には、累算器レジスタ７と外部端子（入出力
共通端子）８との間に、フィールド制御信号で制御され
る３状態バツフアを設けてその出力を高インピーダンス
状態に設定するとともに、ＣＬＡ回路６と累算器レジス
タ７との間にプリロード制御回路を設け、このプリロー
ド制御回路にセレクション制御信号を供給して外部入力
信号を選択しなければならない。これらの一連の動作に
要する各信号のタイミングは、通常の乗算に要するタイ
ミングと全く異なり、その制御が複雑化する欠点もある
。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速化および高集積化ができ
るとともに、累算器レジスタの初期化の簡易化も図れる
乗嘗器回路を提供することである。
その目的とするところは、高速化および高集積化ができ
るとともに、累算器レジスタの初期化の簡易化も図れる
乗嘗器回路を提供することである。
す々わち、この発明においては、上記の目的を達成する
ために、従来の如く乗算器と合計回路とを機能的に明確
に分離するのではなく、累算データも単に１つの加算す
べき入力信号であると考え、乗算器回路における各桁の
部分積の加算過程にこの累算データを入力して加算する
ことにより、高速化を実現するとともに、累算器レジス
タにおいては初期化制御信号を入力するだけで容易にレ
ジスタの内容を初期化できるようにしたものである。
ために、従来の如く乗算器と合計回路とを機能的に明確
に分離するのではなく、累算データも単に１つの加算す
べき入力信号であると考え、乗算器回路における各桁の
部分積の加算過程にこの累算データを入力して加算する
ことにより、高速化を実現するとともに、累算器レジス
タにおいては初期化制御信号を入力するだけで容易にレ
ジスタの内容を初期化できるようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図は概略的々構成を示すもので、図において
、前記第７図と同一構成部には同じ符号を付している。
する。第１図は概略的々構成を示すもので、図において
、前記第７図と同一構成部には同じ符号を付している。
乗数Ｘｉｎおよび被乗数ＹｉｎはそれぞれＸ、Ｙレジス
タ１，２に供給され、これらの入力データはライン１１
．１２を介してディジタル乗算器としてのフルアダーア
レイ２１に供給される。このフルアダーアレイ２１から
得られる乗数Ｘｉｎと被乗数Ｙｉｎとの積データは、各
ビット毎にＣＬＡ回路２２を介して、クロック信号ＣＫ
が供給される累算器レジスタ７に供給される。累算器レ
ジスタ７の出力データは、外部端子８から出力されると
ともに、ライン１７を介して累算器制御回路９に供給さ
れる。この累算器制御回路９には、累算信号ＡＣＣおよ
び加減算信号ＡＤＤ／ＳＵＢの２つの制御信号が供給さ
れ、これらの制御信号に応じて上記累算器レジスタ７の
出力データが、上記フルアダーアレイ２１の積データに
加算または減算されるようにデータ変換される。そして
、この変換された累算データがライン１９を介して、上
記フルアダーアレイ２１における各桁の部分積の加算過
程に選択的に入力されて加算される。
タ１，２に供給され、これらの入力データはライン１１
．１２を介してディジタル乗算器としてのフルアダーア
レイ２１に供給される。このフルアダーアレイ２１から
得られる乗数Ｘｉｎと被乗数Ｙｉｎとの積データは、各
ビット毎にＣＬＡ回路２２を介して、クロック信号ＣＫ
が供給される累算器レジスタ７に供給される。累算器レ
ジスタ７の出力データは、外部端子８から出力されると
ともに、ライン１７を介して累算器制御回路９に供給さ
れる。この累算器制御回路９には、累算信号ＡＣＣおよ
び加減算信号ＡＤＤ／ＳＵＢの２つの制御信号が供給さ
れ、これらの制御信号に応じて上記累算器レジスタ７の
出力データが、上記フルアダーアレイ２１の積データに
加算または減算されるようにデータ変換される。そして
、この変換された累算データがライン１９を介して、上
記フルアダーアレイ２１における各桁の部分積の加算過
程に選択的に入力されて加算される。
第２図は、前記第１図における一点鎖線２３で囲んだフ
ルアダーアレイ２ノとＣＬＡ回路２２の詳細な構成を示
している。累算器レジスタ（図示しかい）からの累算デ
ータＲＯ，Ｒ１はそれぞれ、それぞれのビットに対応す
る最終段の全加算器に、また、累算データＲ２〜Ｒ３０
はそれぞれそのビットに対応する桁の最終段より１つ前
の段の全加算器に、累算データＲ３１〜Ｒ３４はそれぞ
れそのビットに対応する最終段より１つ前の段の半加算
器に供給される。また、各最終段の全加算器には、隣接
する下位桁の最終段より１つ前の段の加算器から出力さ
れるキャリー信号が供給される。この構成は、累算デー
タも単に１つの加算すべき入力信号であると考えること
によシ、乗算器２１における各桁の部分積の加算過程に
この累算データを入力して加算するものでちる。
ルアダーアレイ２ノとＣＬＡ回路２２の詳細な構成を示
している。累算器レジスタ（図示しかい）からの累算デ
ータＲＯ，Ｒ１はそれぞれ、それぞれのビットに対応す
る最終段の全加算器に、また、累算データＲ２〜Ｒ３０
はそれぞれそのビットに対応する桁の最終段より１つ前
の段の全加算器に、累算データＲ３１〜Ｒ３４はそれぞ
れそのビットに対応する最終段より１つ前の段の半加算
器に供給される。また、各最終段の全加算器には、隣接
する下位桁の最終段より１つ前の段の加算器から出力さ
れるキャリー信号が供給される。この構成は、累算デー
タも単に１つの加算すべき入力信号であると考えること
によシ、乗算器２１における各桁の部分積の加算過程に
この累算データを入力して加算するものでちる。
とのよう々構成によれば、ＣＬＡ回路２２を１つ設ける
ことにより高速化が可能となる。つまり、上記第２図の
回路において信号の伝播時間を見ると、真中の桁である
８１５を生成するだめの全加算器１７段の和信号伝播時
間とＣ見回路２２によるＳ１６から８．９４へのキャリ
ー信号の伝播時間の総和が乗算−累算器としての遅延時
間となる。ＣＬＡ回路は、１つの回路で良いので従来に
比べて高集積化できる。カお、大幅な高速化を望まない
場合には、ＣＬＡ回路２２は設けなくとも良い。
ことにより高速化が可能となる。つまり、上記第２図の
回路において信号の伝播時間を見ると、真中の桁である
８１５を生成するだめの全加算器１７段の和信号伝播時
間とＣ見回路２２によるＳ１６から８．９４へのキャリ
ー信号の伝播時間の総和が乗算−累算器としての遅延時
間となる。ＣＬＡ回路は、１つの回路で良いので従来に
比べて高集積化できる。カお、大幅な高速化を望まない
場合には、ＣＬＡ回路２２は設けなくとも良い。
第３図は、上記第２図の回路をさらに高速化するための
構成例を示すもので、同一桁の部分積を例えば奇数段と
偶数段とに２分割してこれらを並列に加算して行き、最
終段でどれら奇数段と偶数段とからそれぞれ求められた
部分積の和を加算するようにしたものである。これによ
って部分積の加算段数を約半分に減少でき、高速化が図
れる。才だ、ＣＬＡ回路２２を用いたことによる高速化
も手伝って大幅々高速化ができる。上記第３図で用いた
並列加算方式は周知の技術であるが、ここで注目すべき
は、累算データＲは各桁のいずれかの加算器の入力とす
れば良いことである。この第３図の回路は、高速化を図
るべく累算データＲを入力した最適の設計例である。
構成例を示すもので、同一桁の部分積を例えば奇数段と
偶数段とに２分割してこれらを並列に加算して行き、最
終段でどれら奇数段と偶数段とからそれぞれ求められた
部分積の和を加算するようにしたものである。これによ
って部分積の加算段数を約半分に減少でき、高速化が図
れる。才だ、ＣＬＡ回路２２を用いたことによる高速化
も手伝って大幅々高速化ができる。上記第３図で用いた
並列加算方式は周知の技術であるが、ここで注目すべき
は、累算データＲは各桁のいずれかの加算器の入力とす
れば良いことである。この第３図の回路は、高速化を図
るべく累算データＲを入力した最適の設計例である。
第４図は、累算器レノスタフの構成例を示し。
ている。累算機能を有する乗算器回路１００からの出力
データは、累算器レジスタ７のデータ入力端りに供給さ
れ、クロック信号ＣＫに基づいて累算器レジスタ７に取
り込まれる。累算器レジスタ７のデータ出力端Ｑから得
られる出力データは、ライ／１７を介して累算器制御回
路９に供給され、この累算器制御回路９の出力データは
、累算を行なうためにライン１９を介して乗算器回路１
６ｏに送出される。上記累算器レノスタフのクリア端子
ＣＬＲには、初期化信号Ｒ８が供給され、この信号Ｒ８
がパｌ”の場合に累算器レノスタフの内容は“′０”ま
たけ“１′′に初期化される。上記累算器制御回路９は
、累算信号ＡＣＣおよび上記累算器レジスタ７の出力が
供給されるアンドゲート９＋ と、このアンドダート９
１の出力および加減算信号ＡＤＤ／ＳＵＢが供給される
排他的論理和回路（以下、ＥＸＯＲ回路と略称する）９
２ とから成り、このＥＸＯＲ回路９□の出力がライン
１９を介して乗算器回路１００に供給される。なお、こ
こで累算信号ＡＣＣは、累算する場合″１”、累算しな
い場合は０”とするものとし、また、加減算信号ＡＤＤ
／ＳＵＢは減算する場合は１”、累算し々いかまたは加
算する場合にはＩＩ ＯＩＩとするものとする。よって
、累算器制御回路９の出力ライン１９には、加算する場
合には累算器レジスタ７からのデータが出力され、一方
、減算する場合には累算器レジスタ７の出力を反転した
データが出力される。また、累算しない場合には累算器
レノスタフの出力データと無関係に０”が出力される。
データは、累算器レジスタ７のデータ入力端りに供給さ
れ、クロック信号ＣＫに基づいて累算器レジスタ７に取
り込まれる。累算器レジスタ７のデータ出力端Ｑから得
られる出力データは、ライ／１７を介して累算器制御回
路９に供給され、この累算器制御回路９の出力データは
、累算を行なうためにライン１９を介して乗算器回路１
６ｏに送出される。上記累算器レノスタフのクリア端子
ＣＬＲには、初期化信号Ｒ８が供給され、この信号Ｒ８
がパｌ”の場合に累算器レノスタフの内容は“′０”ま
たけ“１′′に初期化される。上記累算器制御回路９は
、累算信号ＡＣＣおよび上記累算器レジスタ７の出力が
供給されるアンドゲート９＋ と、このアンドダート９
１の出力および加減算信号ＡＤＤ／ＳＵＢが供給される
排他的論理和回路（以下、ＥＸＯＲ回路と略称する）９
２ とから成り、このＥＸＯＲ回路９□の出力がライン
１９を介して乗算器回路１００に供給される。なお、こ
こで累算信号ＡＣＣは、累算する場合″１”、累算しな
い場合は０”とするものとし、また、加減算信号ＡＤＤ
／ＳＵＢは減算する場合は１”、累算し々いかまたは加
算する場合にはＩＩ ＯＩＩとするものとする。よって
、累算器制御回路９の出力ライン１９には、加算する場
合には累算器レジスタ７からのデータが出力され、一方
、減算する場合には累算器レジスタ７の出力を反転した
データが出力される。また、累算しない場合には累算器
レノスタフの出力データと無関係に０”が出力される。
ここで減ａする場合、周知の如く、２の補数をとるだめ
、累算器レジスタ７の出力を反転するのみでなく、最下
位桁の加算入力として？）１１−信号ＳＵＢにＩｔ Ｉ
ＩＩを入力してやることはもちろんである。
、累算器レジスタ７の出力を反転するのみでなく、最下
位桁の加算入力として？）１１−信号ＳＵＢにＩｔ Ｉ
ＩＩを入力してやることはもちろんである。
このような構成によれば、累算器レジスタ７の初期化の
際、全ビットにＩＩ ＯＩＩもしくは°“１″のデータ
が強制的にセットされる。なお、初期化するＩｔ Ｏｎ
または°゛１”のデータを各ビットに任意に設定したい
場合には、第５図に示すように構成すれば良い。第５圀
において、前記第４図と同一構成部には同じ符号を付し
てその説明は省略する。すなわち、乗算器回路１０００
出力ｄ、アンドケ゛−ト２４．の一方の入力端に供給さ
れ、このアンドグ９−ト２４１の他方の入力端には、初
期化信号Ｒ８の反転信号が供給される。
際、全ビットにＩＩ ＯＩＩもしくは°“１″のデータ
が強制的にセットされる。なお、初期化するＩｔ Ｏｎ
または°゛１”のデータを各ビットに任意に設定したい
場合には、第５図に示すように構成すれば良い。第５圀
において、前記第４図と同一構成部には同じ符号を付し
てその説明は省略する。すなわち、乗算器回路１０００
出力ｄ、アンドケ゛−ト２４．の一方の入力端に供給さ
れ、このアンドグ９−ト２４１の他方の入力端には、初
期化信号Ｒ８の反転信号が供給される。
上記初期化信号Ｒ８け、アンドケ゛−ト２４２の一方の
入力端に供給され、このアンドグ”−ト２４２の他方の
入力端には発信器２５の出力が供給される。上記アンド
グー） ２４．．２４２の出力はそれぞれ、オアケ”−
） ２６に供給され、このオアダート２６の出力が累算
器レジスタ７のデータ入力端りに供給されるようにして
成る。
入力端に供給され、このアンドグ”−ト２４２の他方の
入力端には発信器２５の出力が供給される。上記アンド
グー） ２４．．２４２の出力はそれぞれ、オアケ”−
） ２６に供給され、このオアダート２６の出力が累算
器レジスタ７のデータ入力端りに供給されるようにして
成る。
上記のよう々構成において、発信器２５には、初期化す
る際にそのピットの累算器レジスタ７にセットしたい０
＃または′”１”の初期値が格納されており、初期化し
たい場合には初期化信号Ｒ８が′″１”となるので、ア
ンドダート２４２がオンし、２４１がオフする。従って
、発徨トされる。一方、初期化しない場合は初期化信号
Ｒ８は０”となシ、アンドダート２４１はオンし、２４
２はオフする。これによって乗算器回路１００から出力
されるデータが、アンドダート２４１およびオアダート
２６を介して累算器レジスタ７にセットされる。従って
、このような構成では初期化するタイミングがクロック
信号ＣＬＫの・七ルスエッソとなるので、演算の実行中
でも初期化が可能であり、初期化のだめの余分な時間（
サイクル）および複雑なタイミング操作が不要である。
る際にそのピットの累算器レジスタ７にセットしたい０
＃または′”１”の初期値が格納されており、初期化し
たい場合には初期化信号Ｒ８が′″１”となるので、ア
ンドダート２４２がオンし、２４１がオフする。従って
、発徨トされる。一方、初期化しない場合は初期化信号
Ｒ８は０”となシ、アンドダート２４１はオンし、２４
２はオフする。これによって乗算器回路１００から出力
されるデータが、アンドダート２４１およびオアダート
２６を介して累算器レジスタ７にセットされる。従って
、このような構成では初期化するタイミングがクロック
信号ＣＬＫの・七ルスエッソとなるので、演算の実行中
でも初期化が可能であり、初期化のだめの余分な時間（
サイクル）および複雑なタイミング操作が不要である。
なお、ここではアンドグ”−ト２４．，２４２とオアケ
゛−ト２６とによってデータの選択回路を構成したが、
初期化信号Ｒ８に応じて乗算器回路１００の出力データ
、あるいは発（ム器２５の出力データを選択できれば良
いので、例えばＰチャネル形あるいはＮチャネル形のＭ
ＯＳ ）ランジスタを単にトランスファケ°−トとして
用いても良く、上述した構成に限られるものでは々いこ
とはもちろんである。
゛−ト２６とによってデータの選択回路を構成したが、
初期化信号Ｒ８に応じて乗算器回路１００の出力データ
、あるいは発（ム器２５の出力データを選択できれば良
いので、例えばＰチャネル形あるいはＮチャネル形のＭ
ＯＳ ）ランジスタを単にトランスファケ°−トとして
用いても良く、上述した構成に限られるものでは々いこ
とはもちろんである。
第６図は、この発明の他の実施例を示すもので、プリロ
ード制御回路を設ける場合の構成を示している。第６図
において、前記第１図と同一構成部には同じ符号を付し
てその詳細な説明は省略する。すなわち、ディジタル乗
算器としてのフルアダーアレイ２１の出力は、各ビット
毎にＣＬＡ回路２２を介してセレクション制御信号ＳＣ
が供給されるノリロード制御回路２７に供給される。こ
のノリロード制御回路２７の出力は、クロック信号ＣＫ
が供給される累算器レジスタ７に供給される。上記累算
器レジスタ７の出力は、フィールド制御信号ＦＣが供給
される３状態バツフア２８に供給されるとともに、ライ
ン１７を介して累算器制御回路９に供給される。上記３
状態バツフア２８の出力は、外部端子（入出力共通端子
）８を介して出力される。
ード制御回路を設ける場合の構成を示している。第６図
において、前記第１図と同一構成部には同じ符号を付し
てその詳細な説明は省略する。すなわち、ディジタル乗
算器としてのフルアダーアレイ２１の出力は、各ビット
毎にＣＬＡ回路２２を介してセレクション制御信号ＳＣ
が供給されるノリロード制御回路２７に供給される。こ
のノリロード制御回路２７の出力は、クロック信号ＣＫ
が供給される累算器レジスタ７に供給される。上記累算
器レジスタ７の出力は、フィールド制御信号ＦＣが供給
される３状態バツフア２８に供給されるとともに、ライ
ン１７を介して累算器制御回路９に供給される。上記３
状態バツフア２８の出力は、外部端子（入出力共通端子
）８を介して出力される。
そして、上記外部端子８に入力された外部入力データは
、ライン１８を介してプリロード制御回路２７に供給さ
れ、セクション制御信号ＳＣによって累算器レジスタ７
にセット可能に構成している。
、ライン１８を介してプリロード制御回路２７に供給さ
れ、セクション制御信号ＳＣによって累算器レジスタ７
にセット可能に構成している。
このような構成によれば、乗算器回路に外部かう任意の
データをセットして、フルアダーアレイ２１による乗算
結果に上記任意のデータを累算することができる。
データをセットして、フルアダーアレイ２１による乗算
結果に上記任意のデータを累算することができる。
なお、フルアダーアレイ２１およびＣＬＡ回路２２は、
前記第２図あるいは第３図に示した構成を用いれば良い
。
前記第２図あるいは第３図に示した構成を用いれば良い
。
以上説明［７たようにこの発明によれば、高速化および
高集積化ができるとともに、累算器レジスタの初期化の
簡易化も図れる乗算器回路が得られる。
高集積化ができるとともに、累算器レジスタの初期化の
簡易化も図れる乗算器回路が得られる。
第１図はこの発明の一実施例に係わる乗算器回路の概略
構成図、第２図は上記第１図におけるフルアダーアレイ
とＣＬＡ回路の具体的な構成を説明するだめの図、第３
図は上記第１図におけるフルアダーアレイとＣＬＡｌ路
の他の構成例を説明するだめの図、第４図および第５図
はそれぞれ累算器レジスタの初期化について説明するだ
めの図、第６図はこの発明の他の実施例を説明するだめ
のブロック図、第７図は従来の乗算器回路を説明するだ
めのブロック図、第８図は上記第７図における一部回路
の構成を詳細に示す図である。 １・・・Ｘレジスタ、２・・・Ｘレジスタ、７・・・累
算器レジスタ、８・・・外部端子、９・・・累算器制御
回路、２１・・・フルアダーアレイ（ディジタル乗算器
）、２２・・・桁上げ先見回路（ＣＬＡＭ路）、２７・
・・プリロード制御回路、２８・・・３状態バツフア、
Ｓｃ、・・セクション制御信号、Ｆｃ、・・フィールド
制御信号。 出願人代理人 弁理士 鈴 江 武 彦第４図 第５図
構成図、第２図は上記第１図におけるフルアダーアレイ
とＣＬＡ回路の具体的な構成を説明するだめの図、第３
図は上記第１図におけるフルアダーアレイとＣＬＡｌ路
の他の構成例を説明するだめの図、第４図および第５図
はそれぞれ累算器レジスタの初期化について説明するだ
めの図、第６図はこの発明の他の実施例を説明するだめ
のブロック図、第７図は従来の乗算器回路を説明するだ
めのブロック図、第８図は上記第７図における一部回路
の構成を詳細に示す図である。 １・・・Ｘレジスタ、２・・・Ｘレジスタ、７・・・累
算器レジスタ、８・・・外部端子、９・・・累算器制御
回路、２１・・・フルアダーアレイ（ディジタル乗算器
）、２２・・・桁上げ先見回路（ＣＬＡＭ路）、２７・
・・プリロード制御回路、２８・・・３状態バツフア、
Ｓｃ、・・セクション制御信号、Ｆｃ、・・フィールド
制御信号。 出願人代理人 弁理士 鈴 江 武 彦第４図 第５図
Claims (12)
- （１）下記ａ〜ｆの構成要素を具備することを特徴とす
る乗算器回路。 ａ、乗数Ｘが入力されるＸレジスタ、 ｂ、被乗数Ｙが入力されるＹレジスタ、 ｃ、上記乗数Ｘおよび被乗数Ｙが入力されるディジタル
乗算器、 ｄ、上記乗算器からの乗算出力データを受け入れるよう
に結合された累算器レジスタ、 ｅ、上記累算器レジスタからの出力データを上記ディジ
タル乗算器に選択的に送出する累算器制御回路、 ｆ、上記ディジタル乗算器を構成するフルアダーアレイ
の各セルによる乗数Ｘと被乗数Ｙとの部分積を生成する
過程に、上記累算器レジスタにおける該当する桁のデー
タを結合することにより、上記ディジタル乗算器の積デ
ータと上記累算器レジスタから出力されるデータとを累
算する累算手段。 - （２）前記累算手段における累算器レジスタの出力デー
タは、前記ディジタル乗算器を構成するフルアダーアレ
イの各セルの各桁毎に選択的に入力されることを特徴と
する特許請求の範囲第１項記載の乗算器回路。 - （３）前記累算器レジスタは、初期値データを入力する
入力手段を更に備え、制御信号に応答して前記乗算器レ
ジスタのデータを初期化することを特徴とする特許請求
の範囲第１項記載の乗算器回路。 - （４）前記累算器制御回路は、制御信号に応答し、前記
累算器レジスタの出力データを前記ディジタル乗算器の
積データに加算または減算、もしくは積データに何も加
算せずに単に乗算器として動作させる手段を備えること
を特徴とする特許請求の範囲第１項記載の乗算器回路。 - （５）下記ａ〜ｇの構成要素を具備することを特徴とす
る乗算器回路。 ａ、乗数Ｘが入力されるＸレジスタ、 ｂ、被乗数Ｙが入力されるＹレジスタ、 ｃ、上記乗数Ｘおよび被乗数Ｙが入力されるディジタル
乗算器、 ｄ、上記ディジタル乗算器を構成するフルアダーアレイ
の各桁の最終段へ設けられる桁上げ先見回路、 ｅ、上記桁上げ先見回路からの乗算出力データを受け入
れるように結合される累算器レジスタ、 ｆ、上記累算器レジスタからの出力データを上記ディジ
タル乗算器に選択的に送出する累算器制御回路、 ｇ、上記ディジタル乗算器を構成するフルアダーアレイ
の各セルによる乗数Ｘと被乗数Ｙとの部分積を生成する
過程に、上記累算器レジスタにおける該当する桁のデー
タを結合することにより、上記ディジタル乗算器の積デ
ータと上記累算レジスタから出力されるデータとを累算
する累算手段。 - （６）前記累算手段における累算器レジスタの出力デー
タは、前記ディジタル乗算器を構成するフルアダーアレ
イの各セルの各桁毎に選択的に入力されることを特徴と
する特許請求の範囲第５項記載の乗算器回路。 - （７）前記累算器レジスタは、初期値データを入力する
入力手段を更に備え、制御信号に応答して前記乗算器レ
ジスタのデータを初期化することを特徴とする特許請求
の範囲第５項記載の乗算器回路。 - （８）前記累算器制御回路は、制御信号に応答し、前記
累算器レジスタの出力データを前記ディジタル乗算器の
積データに加算または減算、もしくは積データに何も加
算せずに単に乗算器として動作させる手段を備えること
を特徴とする特許請求の範囲第５項記載の乗算器回路。 - （９）下記ａ〜ｈの構成要素を具備することを特徴とす
る乗算器回路。 ａ、乗数Ｘが入力されるＸレジスタ、 ｂ、被乗数Ｙが入力されるＹレジスタ、 ｃ、上記乗数Ｘおよび被乗数Ｙが入力されるディジタル
乗算器、 ｄ、上記ディジタル乗算器からの乗算出力データおよび
外部からのデータが外部端子を介して入力され、セレク
ション制御信号で制御されるプリロード制御回路、 ｅ、上記プリロード制御回路の出力を受け入れるように
結合された累算器レジスタ、 ｆ、上記累算器レジスタからの出力データを上記ディジ
タル乗算器に選択的に送出する累算器制御回路、 ｇ、上記累算器レジスタの出力データが供給され、フィ
ールド制御信号によって制御され、その出力が外部端子
を介して出力される３状態バッファ、 ｈ、上記ディジタル乗算器を構成するフルアダーアレイ
の各セルによる乗数Ｘと被乗数Ｙとの部分積を生成する
過程に、上記累算器レジスタにおける該当する桁のデー
タを結合することにより、上記ディジタル乗算器の積デ
ータと上記累算器レジスタから出力されるデータとを累
算する累算手段。 - （１０）前記累算手段における累算器レジスタの出力デ
ータは、前記ディジタル乗算器を構成するフルアダーア
レイの各セルの各桁毎に選択的に入力されることを特徴
とする特許請求の範囲第９項記載の乗算器回路。 - （１１）前記累算器レジスタは、初期値データを入力す
る入力手段を更に備え、制御信号に応答して前記乗算器
レジスタのデータを初期化することを特徴とする特許請
求の範囲第９項記載の乗算器回路。 - （１２）前記累算器制御回路は、制御信号に応答し、前
記累算器レジスタの出力データを前記ディジタル乗算器
の積データに加算または減算、もしくは積データに何も
加算せずに単に乗算器として動作させる手段を備えるこ
とを特徴とする特許請求の範囲第９項記載の乗算器回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20491184A JPS6182234A (ja) | 1984-09-29 | 1984-09-29 | 乗算器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20491184A JPS6182234A (ja) | 1984-09-29 | 1984-09-29 | 乗算器回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182234A true JPS6182234A (ja) | 1986-04-25 |
Family
ID=16498421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20491184A Pending JPS6182234A (ja) | 1984-09-29 | 1984-09-29 | 乗算器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116326A (ja) * | 1989-06-28 | 1991-05-17 | Digital Equip Corp <Dec> | 高速並列乗算器回路 |
| JPH06230937A (ja) * | 1990-09-28 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 論理加算回路の相互接続方法およびセルアレイ乗算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128233A (en) * | 1978-03-22 | 1979-10-04 | Trw Inc | Logic circuit |
| JPS58151645A (ja) * | 1982-02-18 | 1983-09-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | デジタル並列計算回路 |
-
1984
- 1984-09-29 JP JP20491184A patent/JPS6182234A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128233A (en) * | 1978-03-22 | 1979-10-04 | Trw Inc | Logic circuit |
| JPS58151645A (ja) * | 1982-02-18 | 1983-09-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | デジタル並列計算回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116326A (ja) * | 1989-06-28 | 1991-05-17 | Digital Equip Corp <Dec> | 高速並列乗算器回路 |
| JPH06230937A (ja) * | 1990-09-28 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 論理加算回路の相互接続方法およびセルアレイ乗算器 |
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