JPS6182454A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6182454A JPS6182454A JP20441084A JP20441084A JPS6182454A JP S6182454 A JPS6182454 A JP S6182454A JP 20441084 A JP20441084 A JP 20441084A JP 20441084 A JP20441084 A JP 20441084A JP S6182454 A JPS6182454 A JP S6182454A
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- JP
- Japan
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- output
- circuit
- ground line
- potential
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多数の入出力回路および内部回路を有する半
導体集積回路に関する。
導体集積回路に関する。
半導体技術の進歩によシ、集積回路の高集積化、高速化
が進められている。集積回路の高集積化に伴い、特にゲ
ートアレイのような論理集積回路においては、１００個
を越えるような入出力回路を有するものが出現している
。このような多数の入出力回路を有する集積回路におい
ては、出力バッ７アのスイッチング時に発生する電源線
または接地線の電位変動（以下、電源ノイズ）の影響が
無視できなくなる。出力・ぐッファは集積回路の外部を
も駆動できるようにするため、内部回路と比較して大き
い駆動能力を有しておシ、スイッチング時に発生する電
源ノイズが大きいからである。電源ノイズの影響として
は、入力回路の誤読み込みゃラッチアップ現象の誘発な
どが挙げられる。
が進められている。集積回路の高集積化に伴い、特にゲ
ートアレイのような論理集積回路においては、１００個
を越えるような入出力回路を有するものが出現している
。このような多数の入出力回路を有する集積回路におい
ては、出力バッ７アのスイッチング時に発生する電源線
または接地線の電位変動（以下、電源ノイズ）の影響が
無視できなくなる。出力・ぐッファは集積回路の外部を
も駆動できるようにするため、内部回路と比較して大き
い駆動能力を有しておシ、スイッチング時に発生する電
源ノイズが大きいからである。電源ノイズの影響として
は、入力回路の誤読み込みゃラッチアップ現象の誘発な
どが挙げられる。
このような問題を解決する方法として、多数の出力バッ
ファの同時スイッチングを避けるためにコントロール入
力を設けた制御回路を付加し、同時スイッチングする出
カバ、７ア数を制限する方法が提案されている（岡辺他
、「出力バッファグルービング方式によるテスト時の入
力動作範囲の改善」；昭和５９年度電子通信学会総合全
国大会、Ａ ３９５参照）。この方法によプ、入力回路
動作範囲の改善がなされたことが確認されている。
ファの同時スイッチングを避けるためにコントロール入
力を設けた制御回路を付加し、同時スイッチングする出
カバ、７ア数を制限する方法が提案されている（岡辺他
、「出力バッファグルービング方式によるテスト時の入
力動作範囲の改善」；昭和５９年度電子通信学会総合全
国大会、Ａ ３９５参照）。この方法によプ、入力回路
動作範囲の改善がなされたことが確認されている。
しかしこの方法は、あくまでもテスト時の話であり１こ
の方法をそのまま実装に適用した場合にはコントロール
用信号が多数必要となるため、論理集積回路の多ピン化
をもたらすという問題がある。
の方法をそのまま実装に適用した場合にはコントロール
用信号が多数必要となるため、論理集積回路の多ピン化
をもたらすという問題がある。
本発明は上記の点に鑑み、ピン数の増大をもたらすこと
なく、多数の出力バッファの同時スイッチングによる電
源ノイズの影響を抑制し得るようにした半導体集積回路
装置を提供することを目的とする。
なく、多数の出力バッファの同時スイッチングによる電
源ノイズの影響を抑制し得るようにした半導体集積回路
装置を提供することを目的とする。
本発明は、多数の入出力回路および内部回路と共に、同
じ゛基板チップ内に、一または二以上の出力バッファの
電源線または接地線の電位変動を検知する回路と、この
回路の出力にょ）他の一または二以上の出力バッファの
スイッチングを制御する回路とを果遺し、多数の出力バ
ッファの同時スイッチングを基土するようにしたことを
特徴とする。
じ゛基板チップ内に、一または二以上の出力バッファの
電源線または接地線の電位変動を検知する回路と、この
回路の出力にょ）他の一または二以上の出力バッファの
スイッチングを制御する回路とを果遺し、多数の出力バ
ッファの同時スイッチングを基土するようにしたことを
特徴とする。
本発明によれば、出力バッファのスイッチング動作を制
御するコントロール信号は４積回路内部で生成されるた
め、集積回路としてピン数の増大をもたらすことなく、
出力バッファのスイッチング動作に伴う電源ノイズの影
響を効果的に抑制することが可能となる。
御するコントロール信号は４積回路内部で生成されるた
め、集積回路としてピン数の増大をもたらすことなく、
出力バッファのスイッチング動作に伴う電源ノイズの影
響を効果的に抑制することが可能となる。
以下本発明の詳細な説明する。第１図は一実施例に係る
集積回路における３個の出力バッファ１１〜１３と、こ
れらの接地ａ６の電位変動を検知して出力バッファ１１
のスイッチング動作を制御する回路部を示している。こ
の例では、３１固の出力バッファ１１〜１３のうち２１
１５の出力バッファ１２ ｅ １３が内部−信号６２１
ａ３によシ同時にスイッチング動作する場合に、残シの
出力バッファ１、の内部信号ａＨによるスイッチング動
作を遅らせる制御を行うように、制御回路を構成してい
る。即ち接地ａ６の電位変動を検知するために、この接
地線６をそれぞれ反転入力端、非反転入力端に接続した
差動増幅４２１＊２２を設けている。これら差動増幅ｆ
ｓ２１ｙ２２のそれぞれ他方の入力端には、入力回路お
よび内部回路の接地線５を参照用として接続している。
集積回路における３個の出力バッファ１１〜１３と、こ
れらの接地ａ６の電位変動を検知して出力バッファ１１
のスイッチング動作を制御する回路部を示している。こ
の例では、３１固の出力バッファ１１〜１３のうち２１
１５の出力バッファ１２ ｅ １３が内部−信号６２１
ａ３によシ同時にスイッチング動作する場合に、残シの
出力バッファ１、の内部信号ａＨによるスイッチング動
作を遅らせる制御を行うように、制御回路を構成してい
る。即ち接地ａ６の電位変動を検知するために、この接
地線６をそれぞれ反転入力端、非反転入力端に接続した
差動増幅４２１＊２２を設けている。これら差動増幅ｆ
ｓ２１ｙ２２のそれぞれ他方の入力端には、入力回路お
よび内部回路の接地線５を参照用として接続している。
参照用の接地線５は、基板チップ内では出力バッファ１
１〜１３の接地線６とは分離されているか、または遠く
離れた位置にあって接地線６の電位変動の影響が無視で
きるものとする。差動増隔器２１．２２の出力は２人力
ＮＯＲゲート３を介し、２人力ｍ５”−ト４に入力され
ている。そしてこのＡＮＤｒ−）４の他の入力端に、出
力バッファ１１に入力されるべき内部信号ａｌが入力さ
れるようになっている。
１〜１３の接地線６とは分離されているか、または遠く
離れた位置にあって接地線６の電位変動の影響が無視で
きるものとする。差動増隔器２１．２２の出力は２人力
ＮＯＲゲート３を介し、２人力ｍ５”−ト４に入力され
ている。そしてこのＡＮＤｒ−）４の他の入力端に、出
力バッファ１１に入力されるべき内部信号ａｌが入力さ
れるようになっている。
このように構成された回路の動作を次に説明する。
第２図は、２つの出力バッファ１２ ＋ １３の同時ス
イッチング動作により接地線６の電位の浮き上がシを生
じた場合の動作タイミングを概念的に示している。この
とき、差動増幅器２１により、接地線６の電位の浮き上
がシが参照用接地線５の電位との差として検知され、そ
の出力ノードＮ１の電位上昇が生じる。この結果、Ｎ０
Ｒｒ−）ｊの出力ノードＮ３がｇ″Ｌ”レベルとなり、
これがＡＮＤＮＯダート入力される。そうすると、ノー
ドＮ３が′Ｌ”レベルの間、ＡＮＤ ！−） ４によシ
内部信号ａ１の出力バッファノ！への伝達が禁止される
。即ち、内部信号ａ１は第２図に示すように、時間ｔｌ
だけ遅延された形で出力パックァ１！に入力される。
イッチング動作により接地線６の電位の浮き上がシを生
じた場合の動作タイミングを概念的に示している。この
とき、差動増幅器２１により、接地線６の電位の浮き上
がシが参照用接地線５の電位との差として検知され、そ
の出力ノードＮ１の電位上昇が生じる。この結果、Ｎ０
Ｒｒ−）ｊの出力ノードＮ３がｇ″Ｌ”レベルとなり、
これがＡＮＤＮＯダート入力される。そうすると、ノー
ドＮ３が′Ｌ”レベルの間、ＡＮＤ ！−） ４によシ
内部信号ａ１の出力バッファノ！への伝達が禁止される
。即ち、内部信号ａ１は第２図に示すように、時間ｔｌ
だけ遅延された形で出力パックァ１！に入力される。
こうして、出力バッファ１１は、他の２つの出力バッフ
ァ５．１３ との同時スイッチングが回避され、接地線
６のこれ以上の電位変動が抑制されることになる。
ァ５．１３ との同時スイッチングが回避され、接地線
６のこれ以上の電位変動が抑制されることになる。
第３図は、第２図とは逆に、２つの出カバ。
ファ１２，１３の同時スイッチングによシ接地線６が負
方向に変動した場合を示している。この場合は差動増幅
器２２によりその電位変動が検知される。これにより、
出力バッファ１１への内部信号ａ１の伝達が所定時間、
（図の場合ｔｚ）だけ遅れることは、第２図の場合と同
様である。
方向に変動した場合を示している。この場合は差動増幅
器２２によりその電位変動が検知される。これにより、
出力バッファ１１への内部信号ａ１の伝達が所定時間、
（図の場合ｔｚ）だけ遅れることは、第２図の場合と同
様である。
以上のように本実施例によれば、集積回路として外部ピ
ンを増やすことなく、多数の出カバ１、ファの同時スイ
ッチングを回避する制御を内部的に行なって、効果的に
電源ノイズを抑制することができる。
ンを増やすことなく、多数の出カバ１、ファの同時スイ
ッチングを回避する制御を内部的に行なって、効果的に
電源ノイズを抑制することができる。
本発明は上記実施例に限られるものではなく、以下に例
示するように種々変形して実施することができる。
示するように種々変形して実施することができる。
（ａ） Ｊ：、記実施例は、接地線の電位変動を抑制
するものであるが、電源線についても全く同様に本発明
を適用できる。
するものであるが、電源線についても全く同様に本発明
を適用できる。
（ｂ） 電位差を検知する回路として、差動増幅器の
他、比較回路、排他的論理和回路などを用いることがで
きる。
他、比較回路、排他的論理和回路などを用いることがで
きる。
（、） 参照用の接地線または電源線は、必ずしも入
力回路および内部回路のそれではなくてもよい。例えば
、多数の出力バッファを適当にグループ分けして、その
グループの一つの接地線又は電源線を参照用とし、他の
グループの接地、Ｓまたは電源線の電位変動を検知する
ようにしてもよい。
力回路および内部回路のそれではなくてもよい。例えば
、多数の出力バッファを適当にグループ分けして、その
グループの一つの接地線又は電源線を参照用とし、他の
グループの接地、Ｓまたは電源線の電位変動を検知する
ようにしてもよい。
（ｄ） スイッチング動作を制御すべき出カバ。
゛ファは、１個に限られず、２個あるいはそれ以上であ
ってもよい。例えば第１図において、ＮＯＲダート−）
３の出力で制御されるＡＮＤダートを複数個並べれば、
″Ｘ数個の出力バッファについてスイッチング動作タイ
ミングを制御することができる。
ってもよい。例えば第１図において、ＮＯＲダート−）
３の出力で制御されるＡＮＤダートを複数個並べれば、
″Ｘ数個の出力バッファについてスイッチング動作タイ
ミングを制御することができる。
また第１図に示す如き制御回路を、必要に応じて集積回
路チップ内の複数個所に設けることも有用である。
路チップ内の複数個所に設けることも有用である。
第１図は本発明の一実施例の要部回路を示す図、第２図
および第３図はその動作タイミング図である。 １□ 、１□、１３・・・出力バッファ、２１．２２・
・・差動増幅器（電位差検知器）、３・・・ＮＯＲダー
ト、４・・・ＡＮＤ ｆ −ト（禁止ダート回路）、５
・・・参照用接地線、６・・・出力バッファ部接地線。 出願人代理人 弁理士 鈴 江 武 彦第１図 １＊ＩｔｒＰイ１］号α１ 第２図 接恍糸ｔＬ５ □ ＝ ノード゛Ｎ２ ０Ｖ ’ ： ： ／−ｋ”Ｎ＋ （７７’ 第３図 棧把艮５
および第３図はその動作タイミング図である。 １□ 、１□、１３・・・出力バッファ、２１．２２・
・・差動増幅器（電位差検知器）、３・・・ＮＯＲダー
ト、４・・・ＡＮＤ ｆ −ト（禁止ダート回路）、５
・・・参照用接地線、６・・・出力バッファ部接地線。 出願人代理人 弁理士 鈴 江 武 彦第１図 １＊ＩｔｒＰイ１］号α１ 第２図 接恍糸ｔＬ５ □ ＝ ノード゛Ｎ２ ０Ｖ ’ ： ： ／−ｋ”Ｎ＋ （７７’ 第３図 棧把艮５
Claims (4)
- （１）多数の入出力回路および内部回路を有する半導体
集積回路装置において、一または二以上の出力バッファ
のスイッチング動作に伴うその電源線または接地線の電
位変動を検知する回路と、この回路の出力により他の一
または二以上の出力バッファのスイッチングを制御する
回路とを備えたことを特徴とする半導体集積回路装置。 - （２）前記電源線または接地線の電位変動を検出する回
路は、その電源線または接地線と参照用の電源線または
接地線との間の電位差を検知するものである特許請求の
範囲第１項記載の半導体集積回路装置。 - （３）前記参照用の電源線または接地線は、電位変動を
生じる出力バッファの電源線または接地線とは分離され
た入力回路および内部回路の電源線または接地線である
特許請求の範囲第２項記載の半導体集積回路装置。 - （４）前記出力バッファのスイッチングを制御する回路
は、前記電位変動を検知する回路の出力により出力バッ
ファへの内部回路からの信号の入力を一定時間禁止する
ゲート回路である特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20441084A JPS6182454A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20441084A JPS6182454A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182454A true JPS6182454A (ja) | 1986-04-26 |
Family
ID=16490079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20441084A Pending JPS6182454A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| US10324879B2 (en) | 2016-09-28 | 2019-06-18 | International Business Machines Corporation | Mitigation of side effects of simultaneous switching of input/output (I/O data signals |
-
1984
- 1984-09-29 JP JP20441084A patent/JPS6182454A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| US10324879B2 (en) | 2016-09-28 | 2019-06-18 | International Business Machines Corporation | Mitigation of side effects of simultaneous switching of input/output (I/O data signals |
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