JPS6182461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6182461A JPS6182461A JP59204843A JP20484384A JPS6182461A JP S6182461 A JPS6182461 A JP S6182461A JP 59204843 A JP59204843 A JP 59204843A JP 20484384 A JP20484384 A JP 20484384A JP S6182461 A JPS6182461 A JP S6182461A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体基板に溝堀り型素子分離領域と溝堀り
型キャパシタ部を有した半導体装置の製造方法に関する
。
型キャパシタ部を有した半導体装置の製造方法に関する
。
従来、溝堀り型キャパシタを有した半導体装置としては
１１例えば第３図に示すものが知られている。図中の１
は、例えばシリコン基板である。この基板１の表面には
選択酸化法によるフィールド酸化１！２が設けられてい
るとともに、同酸化膜２を囲むように溝３．３′が設け
られている。この溝３．３′には、ゲート酸化膜４を介
して不純物をドープした多結晶シリコン層５が設けられ
ている。ここで、前記多結晶シリコン層５と基板１から
溝堀り型キャパシタ部が形成される。
１１例えば第３図に示すものが知られている。図中の１
は、例えばシリコン基板である。この基板１の表面には
選択酸化法によるフィールド酸化１！２が設けられてい
るとともに、同酸化膜２を囲むように溝３．３′が設け
られている。この溝３．３′には、ゲート酸化膜４を介
して不純物をドープした多結晶シリコン層５が設けられ
ている。ここで、前記多結晶シリコン層５と基板１から
溝堀り型キャパシタ部が形成される。
しかしながら、第３図の半導体装置においては選択酸化
法によりフィールド酸化膜２を形成し、素子分離を行な
うため、集積密度が高まるにつれてキャパシタ部相互間
の距離が縮まると、所定のキャパシタ部に蓄えられたデ
ータが他のキャパシタ部ヘリークするという問題があっ
た。
法によりフィールド酸化膜２を形成し、素子分離を行な
うため、集積密度が高まるにつれてキャパシタ部相互間
の距離が縮まると、所定のキャパシタ部に蓄えられたデ
ータが他のキャパシタ部ヘリークするという問題があっ
た。
このようなことから、第４図に示すような半導体装置が
提案されている。図中の１１は、溝堀り型の素子分離領
域である。この素子分離領ｌｉｔ！１１は、溝１２の内
壁や上部の酸化膜１３とこれらにより宙に浮いた多結晶
シリコン層１４とから構成されている。しかしながら、
第４図の半導体装置によれば、次に示す問題を有する。
提案されている。図中の１１は、溝堀り型の素子分離領
域である。この素子分離領ｌｉｔ！１１は、溝１２の内
壁や上部の酸化膜１３とこれらにより宙に浮いた多結晶
シリコン層１４とから構成されている。しかしながら、
第４図の半導体装置によれば、次に示す問題を有する。
■１通常、キャパシタ部は、素子分離領域１１を形成し
、つづいてキャパシタ部用の溝形成形成予定部を除く全
面にＳｉＯ２膜等を形成した後、 ′この５ｉ０
２１１１をマスクとして溝３．３′を開口した後形成す
る。従って、素子分離領域１１とキャパシタ部との合せ
余裕を考慮して溝３．３′を開口しなければならない。
、つづいてキャパシタ部用の溝形成形成予定部を除く全
面にＳｉＯ２膜等を形成した後、 ′この５ｉ０
２１１１をマスクとして溝３．３′を開口した後形成す
る。従って、素子分離領域１１とキャパシタ部との合せ
余裕を考慮して溝３．３′を開口しなければならない。
■、溝３．３′を開口した後、マスクとしたＳｉＯ２膜
を希弗酸又は反応性イオネツチング（ＲＩＥ）によりこ
れを全面エツチングするが、この、際マスクとした５ｉ
Ｏｚ膜直下の素子分離領域１１の酸化膜をオーバーエツ
チングする恐れがある。
を希弗酸又は反応性イオネツチング（ＲＩＥ）によりこ
れを全面エツチングするが、この、際マスクとした５ｉ
Ｏｚ膜直下の素子分離領域１１の酸化膜をオーバーエツ
チングする恐れがある。
■、工程数が多く、かつ複雑である。
本発明は上記事情に鑑みてなされたもので、素子分離領
域とキャパシタ部との合せ余裕を考慮することがないと
ともに、素子分離領域の酸化膜のオーバーエツチングも
なく、かつ製造工程や集積度の問題を解消し得る半導体
装置の製造方法を提供することを目的とするものである
。
域とキャパシタ部との合せ余裕を考慮することがないと
ともに、素子分離領域の酸化膜のオーバーエツチングも
なく、かつ製造工程や集積度の問題を解消し得る半導体
装置の製造方法を提供することを目的とするものである
。
本願Ｍ１、第２の発明は、共に以下に述べる点を解消す
ることを図ったことを骨子とする。
ることを図ったことを骨子とする。
■、素子分離領域用とキャパシタ部用の溝を同時にＲＩ
Ｅ等により開口することにより、素子分離領域とキャパ
シタ部との合せ余裕を考慮しないようにすること。
Ｅ等により開口することにより、素子分離領域とキャパ
シタ部との合せ余裕を考慮しないようにすること。
■、第４図で示したような５ｉ０２膜（マスク）の除去
を省いて素子分離領域の酸化膜オーバーエツチングを避
すること。
を省いて素子分離領域の酸化膜オーバーエツチングを避
すること。
■、第４図に示す如く溝上部の酸化膜を形成するだめの
酸化工程を省いて工程数を減少するとともに、簡単な製
造工程にすること。
酸化工程を省いて工程数を減少するとともに、簡単な製
造工程にすること。
■、素子分離領域及びキャパシタ部を溝堀り型とするこ
とにより、集積度を向上すること。
とにより、集積度を向上すること。
以下、本発明の実施例を第１図（ａ）〜＜ｈ＞及び第５
図（ａ）〜（ｄ）を参照して説明する。
図（ａ）〜（ｄ）を参照して説明する。
実施例１
（１）、まず、例えばシリコン基板２１上に厚さ１μ辺
のＣＶＤＳｉ ０２膜２２を堆積した。つづいて、写真
蝕刻法により狭い幅、広い幅の２種類の開口部を有した
レジスト２３をマスクとしてＣＶＤＳｉＯ２膜２２をＲ
ＩＥによりエツチング除去した（第１図（ａ）図示）。
のＣＶＤＳｉ ０２膜２２を堆積した。つづいて、写真
蝕刻法により狭い幅、広い幅の２種類の開口部を有した
レジスト２３をマスクとしてＣＶＤＳｉＯ２膜２２をＲ
ＩＥによりエツチング除去した（第１図（ａ）図示）。
次いで、レジスト膜２３を除去した後、エツチングされ
たＣＶＤＳｉＯ２膜をマスクとして前記基板２１をＲＩ
Ｅによりエツチング除去し、広い幅の第１の溝２４、狭
い幅の第２の溝２５を夫々形成した（第１図（ｂ）及び
第２図図示）。なお、第２因は第１因の平面図である。
たＣＶＤＳｉＯ２膜をマスクとして前記基板２１をＲＩ
Ｅによりエツチング除去し、広い幅の第１の溝２４、狭
い幅の第２の溝２５を夫々形成した（第１図（ｂ）及び
第２図図示）。なお、第２因は第１因の平面図である。
ここで、第１の溝２４の幅Ｗ１は第２の溝の幅Ｗ２に対
して２倍以上とる。更に、前記ＣＶＤＳｉ ０２膜２２
を形成除去した後、基板２１全面に絶縁膜としての厚さ
２００人のゲート酸化膜２６を形成した。ひきつづき、
全面に多結晶シリコン層２７を第２の溝２４がこのシリ
コン層２７で充填するように形成した。しかる後、前記
多結晶シリコン層２７にリンを拡散した（第１図（Ｃ）
図示）。この後、この多結晶シリコン層２７を酸化し、
酸化膜２８を該酸化［１２８が第１の溝２５内に充填す
るように形成した。この際、第２の溝２５内には多結晶
シリコン層２７′が酸化されずに残存した。また、第１
の溝２４内の酸化１１２８を素子分離領域２９と呼ぶく
″ｆ＃１山猷）品ホ入（２）０次に、前記酸化１Ｉ２８
を希弗酸溶液でエツチング除去し、第２に溝２５内の多
結晶シリコン層２７の表面を露出させるとともに、第１
の溝２４内に酸化膜２８を残存させたく第１図（ｅ）図
示）。つづいて、基板２１上に厚さ２００人のゲート酸
化ｌ１１３０を形成した。この際、残存多結晶シリコン
層り７′上には、厚い酸化膜３１が形成一部に対応する
厚い酸化膜３１をレジスト３２をマスクとしてエツチン
グし、コンタクトホール３３を形成した（第１図（Ｑ）
図示）。更に、レジスト３２を剥離後、コンタクトホー
ル３３に前記残存多結晶シリコン層２７′に接続する多
結晶シリコンからなるキャパシタ電極３４を形成し、半
導体装置を製造した（第１因（ｈ）図示）。なお、同図
（ｈ）において、残存多結晶シリコン層２７′、キャパ
シタ電極３４、ゲート酸化膜２６及び基板２１からキャ
パシタ部３５が構成される。
して２倍以上とる。更に、前記ＣＶＤＳｉ ０２膜２２
を形成除去した後、基板２１全面に絶縁膜としての厚さ
２００人のゲート酸化膜２６を形成した。ひきつづき、
全面に多結晶シリコン層２７を第２の溝２４がこのシリ
コン層２７で充填するように形成した。しかる後、前記
多結晶シリコン層２７にリンを拡散した（第１図（Ｃ）
図示）。この後、この多結晶シリコン層２７を酸化し、
酸化膜２８を該酸化［１２８が第１の溝２５内に充填す
るように形成した。この際、第２の溝２５内には多結晶
シリコン層２７′が酸化されずに残存した。また、第１
の溝２４内の酸化１１２８を素子分離領域２９と呼ぶく
″ｆ＃１山猷）品ホ入（２）０次に、前記酸化１Ｉ２８
を希弗酸溶液でエツチング除去し、第２に溝２５内の多
結晶シリコン層２７の表面を露出させるとともに、第１
の溝２４内に酸化膜２８を残存させたく第１図（ｅ）図
示）。つづいて、基板２１上に厚さ２００人のゲート酸
化ｌ１１３０を形成した。この際、残存多結晶シリコン
層り７′上には、厚い酸化膜３１が形成一部に対応する
厚い酸化膜３１をレジスト３２をマスクとしてエツチン
グし、コンタクトホール３３を形成した（第１図（Ｑ）
図示）。更に、レジスト３２を剥離後、コンタクトホー
ル３３に前記残存多結晶シリコン層２７′に接続する多
結晶シリコンからなるキャパシタ電極３４を形成し、半
導体装置を製造した（第１因（ｈ）図示）。なお、同図
（ｈ）において、残存多結晶シリコン層２７′、キャパ
シタ電極３４、ゲート酸化膜２６及び基板２１からキャ
パシタ部３５が構成される。
しかして、実施例１によれば、以下に示す効果を有する
。
。
■、素子分離領域２９用の第１の溝２４と、キャパシタ
部３５用の第２の溝２５をＲＩＥにより同時に形成する
ため、第４図の従来のと比べ素子分離領域２９とキャパ
シタ部３５との合せ余裕を考慮する必要がない。
部３５用の第２の溝２５をＲＩＥにより同時に形成する
ため、第４図の従来のと比べ素子分離領域２９とキャパ
シタ部３５との合せ余裕を考慮する必要がない。
■、第４図に示す如く、溝形成のためにＳｉＯ２膜（マ
スク、）を用いることがないため、素子分離領域２９の
酸化膜のオーバーエツチングを回避できる。
スク、）を用いることがないため、素子分離領域２９の
酸化膜のオーバーエツチングを回避できる。
■、従来工程では、マスクＳｉＯ２膜の堆積、マスク合
せ、マスク３ｉ０２膜エツチング、半導体基板エツチン
グ、マスク５ｉＯｚ膜剥離、半導体基板酸化を２度行な
っていたものが、本発明では１度で済むため、製造工程
を簡単にできる。また、素子分離領域２９用の第１の溝
２４の幅Ｗ１を、キャパシタ部３５用の第２の溝２５の
幅Ｗ２に対して２倍以上の大きさに設定するため、多結
晶シリコン層２７の酸化処理により酸化膜２８を第１の
溝２４内に十分に充填でき、もって良好な素子分離領域
２つを形成できる。
せ、マスク３ｉ０２膜エツチング、半導体基板エツチン
グ、マスク５ｉＯｚ膜剥離、半導体基板酸化を２度行な
っていたものが、本発明では１度で済むため、製造工程
を簡単にできる。また、素子分離領域２９用の第１の溝
２４の幅Ｗ１を、キャパシタ部３５用の第２の溝２５の
幅Ｗ２に対して２倍以上の大きさに設定するため、多結
晶シリコン層２７の酸化処理により酸化膜２８を第１の
溝２４内に十分に充填でき、もって良好な素子分離領域
２つを形成できる。
■、素子分離領域２９、キャパシタ部３５を溝堀り型に
することにより、第３図のものに比べ集積度を向上でき
る。また、同様な理由より、キャパシタ部３５同志のリ
ークを防止できる。
することにより、第３図のものに比べ集積度を向上でき
る。また、同様な理由より、キャパシタ部３５同志のリ
ークを防止できる。
実施例２
実施例１の第１図（ａ）〜（Ｃ）と同様に、ＣＶＤＳｉ
０２膜２２をＲＩＥによりエツチング除去しく第５図
（ａ）図示〉、これをマスクとして第１の溝２４、第２
の溝２５を夫々形成しく第５図（ｂ）図示）、更に全面
にゲート酸化膜２６、多結晶シリコン層２７を形成しく
第５図（Ｃ）図示）。つづいて、多結晶シリコン層２７
を酸化して酸化Ｈ２８を形成した。この際、第１の溝２
４内には、酸化膜２８が充填されて素子分離領域４１が
形成されるとともに、第２の溝２５内には多結晶シリコ
ン層２７′が残存された。続いて、残存シリコン層２７
′に対応する酸化１Ｉ２８を選択的に除去し、コンタク
トホール４２を形成した。
０２膜２２をＲＩＥによりエツチング除去しく第５図
（ａ）図示〉、これをマスクとして第１の溝２４、第２
の溝２５を夫々形成しく第５図（ｂ）図示）、更に全面
にゲート酸化膜２６、多結晶シリコン層２７を形成しく
第５図（Ｃ）図示）。つづいて、多結晶シリコン層２７
を酸化して酸化Ｈ２８を形成した。この際、第１の溝２
４内には、酸化膜２８が充填されて素子分離領域４１が
形成されるとともに、第２の溝２５内には多結晶シリコ
ン層２７′が残存された。続いて、残存シリコン層２７
′に対応する酸化１Ｉ２８を選択的に除去し、コンタク
トホール４２を形成した。
更に、このコンタクトホール４２にキャパシタ電極４３
を形成して半導体装置を製造した（第５図（ｄ）図示）
。なお、同図（ｄ）において、残存多結晶シリコン層２
７′、キャパシタ電極４３、ゲート酸化膜２６及び基板
２１からキャパシタ部４４が構成される。しかるに、実
施例２によれば、前述した実施例１と略同様な効果を期
待できる。
を形成して半導体装置を製造した（第５図（ｄ）図示）
。なお、同図（ｄ）において、残存多結晶シリコン層２
７′、キャパシタ電極４３、ゲート酸化膜２６及び基板
２１からキャパシタ部４４が構成される。しかるに、実
施例２によれば、前述した実施例１と略同様な効果を期
待できる。
なお、上記実施例では、非単結晶シリコン層として多結
晶シリコン層を用いたが、これに限らず、非晶質シリコ
ン層でもよい。
晶シリコン層を用いたが、これに限らず、非晶質シリコ
ン層でもよい。
以上詳述した如く本発明によれば、合せ余裕、酸化膜の
オーバーエツチング、製造工程等の点で優れた高集積な
半導体装置を製造する方法を提供できるものである。
オーバーエツチング、製造工程等の点で優れた高集積な
半導体装置を製造する方法を提供できるものである。
第１図（ａ）〜（ｈ）本発明の実施例１に係る半導体装
−の製造方法を工程順に示す断面図、第２図は第１図（
ｂ）の平面図、第３図及び第４図は夫々従来の半導体装
置の断面図、第５図（ａ）〜（ｄ）は本発明の実施例２
に係る半導体装置の製造方法を工程順に示す断面図であ
る。 ２１・・・シリコン基板、２２・・・ＣＶＤＳｉ ０２
膜、２４．２５・・・溝、２６．３０・・・ゲート酸化
膜（絶縁膜）、２７．２７′・・・多結晶シリコン層、
２８・・・酸化膜、２９・・・素子弁・離領域、３１・
・・厚い酸化膜、３３．４２・・・コンタクトホール、
３４．４３・・・キャパシタ電極、３５．４４・・・キ
ャパシタ部。 派 ν １ノ
Ｎ１−
Ｎ−一第 ２！Ｉｙ！ 第３図 第４図
−の製造方法を工程順に示す断面図、第２図は第１図（
ｂ）の平面図、第３図及び第４図は夫々従来の半導体装
置の断面図、第５図（ａ）〜（ｄ）は本発明の実施例２
に係る半導体装置の製造方法を工程順に示す断面図であ
る。 ２１・・・シリコン基板、２２・・・ＣＶＤＳｉ ０２
膜、２４．２５・・・溝、２６．３０・・・ゲート酸化
膜（絶縁膜）、２７．２７′・・・多結晶シリコン層、
２８・・・酸化膜、２９・・・素子弁・離領域、３１・
・・厚い酸化膜、３３．４２・・・コンタクトホール、
３４．４３・・・キャパシタ電極、３５．４４・・・キ
ャパシタ部。 派 ν １ノ
Ｎ１−
Ｎ−一第 ２！Ｉｙ！ 第３図 第４図
Claims (4)
- （１）、半導体基板に素子分離領域用の幅の広い第１の
溝とキャパシタ部用の幅の狭い第２の溝を夫々形成する
工程と、前記基板上に絶縁膜を形成する工程と、全面に
非単結晶シリコン層を該シリコン層が前述した第２の溝
内に充填されるように形成する工程と、前記非単結晶シ
リコン層を酸化し前述した第１の溝内に酸化膜が充填さ
れるように形成して素子分離領域を形成する工程と、第
２の溝内の非単結晶シリコン層上に対応する酸化膜の一
部を選択的に除去しコンタクトホールを開口する工程と
、このコンタクトホールに電極材料層を形成しキャパシ
タ部を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - （２）、第１の溝の幅が第２の溝の幅の２倍以上あるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）、半導体基板に素子分離領域用の幅の広い第１の
溝とキャパシタ部用の幅の狭い第２の溝を形成する工程
と、前記基板上に絶縁膜を形成する工程と、全面に非単
結晶シリコン層を該シリコン層が前述した第２の溝内に
充填されるように形成する工程と、前記非単結晶シリコ
ン層を酸化し酸化膜を該酸化膜が前述した第１の溝内に
充填されるように形成して素子分離領域を形成する工程
と、前記酸化膜を第２の溝内の非単結晶シリコン層が露
出するまでエッチング除去する工程と、酸化処理を施し
前記非単結晶シリコン層上に酸化被膜を形成する工程と
、前記非単結晶シリコン層上に対応する酸化被膜を選択
的に除去しコンタクトホールを形成する工程と、このコ
ンタクトホールに前記非単結晶シリコン層に接続する電
極材料層を形成しキャパシタ部を形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - （４）、第１の溝の幅が第２の溝の幅の２倍以上あるこ
とを特徴とする特許請求の範囲第３項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204843A JPS6182461A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204843A JPS6182461A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182461A true JPS6182461A (ja) | 1986-04-26 |
Family
ID=16497309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204843A Pending JPS6182461A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146463A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1984
- 1984-09-29 JP JP59204843A patent/JPS6182461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146463A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
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