JPS58135651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58135651A JPS58135651A JP57018364A JP1836482A JPS58135651A JP S58135651 A JPS58135651 A JP S58135651A JP 57018364 A JP57018364 A JP 57018364A JP 1836482 A JP1836482 A JP 1836482A JP S58135651 A JPS58135651 A JP S58135651A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- mask
- polycrystalline silicon
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特にＩ（？、ＬＳＩなどの素子分離技術に
係る各種の半導体装置の製造方法に関する。
係る各種の半導体装置の製造方法に関する。
〔発明の技術的背景〕 。
近年、ＩＣ０ＬＳＩの高集積化の要請に伴い。
半導体基板に形成された受動素子、能動素子間の分離を
行なうための素子分離技術の研究がさかんになってきて
いる。
行なうための素子分離技術の研究がさかんになってきて
いる。
このなかで、Ｖリフン窃化１［（以下８ｉ、Ｎ４膜と記
す）による選択酸化法を応用した鹸化誤分離技術が提案
されている。これは例えば１８１図（Ａｌ−（ｑで説明
するようなものである。
す）による選択酸化法を応用した鹸化誤分離技術が提案
されている。これは例えば１８１図（Ａｌ−（ｑで説明
するようなものである。
まず、第１図（３）で示すように半導体基板１１上Ｃ二
８１ｓＮｉｌＩＺｊをパター＝ングシ、コの８１ｓＮａ
ｌ［Ｚｊをマスクとして半導体基＆ＪＪをエツチングし
て溝部１３を形成する。
８１ｓＮｉｌＩＺｊをパター＝ングシ、コの８１ｓＮａ
ｌ［Ｚｊをマスクとして半導体基＆ＪＪをエツチングし
て溝部１３を形成する。
次（ＺＣＶＤ法などを用いて、８ｉ１Ｎ４１１Ｚ ７部
を含み上記溝部１３に例えば酸化シリフン（以下ＳｔＯ
，と記す）などの絶縁物１４を堆積し埋め込む。
を含み上記溝部１３に例えば酸化シリフン（以下ＳｔＯ
，と記す）などの絶縁物１４を堆積し埋め込む。
そして、上記８ｉ、Ｎ４膜１２をその上側の絶縁物１４
膜と共に除去し、（Ｃ）図に示すように絶縁物Ｘ４の埋
め込まれた分離領域１５を形成する。すなわち、溝部Ｊ
ｊで分離された領域ＩＩｍおよびｌｌｂそれぞれに各々
能動素子や受動素子などを形成し、それらの素子同士が
相互に電気的に影響し合わないように分離領域１５で分
離するようにする。
膜と共に除去し、（Ｃ）図に示すように絶縁物Ｘ４の埋
め込まれた分離領域１５を形成する。すなわち、溝部Ｊ
ｊで分離された領域ＩＩｍおよびｌｌｂそれぞれに各々
能動素子や受動素子などを形成し、それらの素子同士が
相互に電気的に影響し合わないように分離領域１５で分
離するようにする。
このように半導体基Ｉｋ１１に８１ｓＮａｌｌｉｚをマ
スクとして溝部１３を形成し、この溝部１３に８１０３
などによる分離領域１５を形成する方法は、現在一般的
に行なわれている８ｉ、Ｎ、膜をマスクとして単に選択
酸化して形成した８１０．領域を分離領域とする方法よ
りは輪の狭い分離領域を形成でき、半導体基板表面と分
＃Ｉｌ領域の８盃０雪部の盛り上がりとの段差を小さく
することができる。
スクとして溝部１３を形成し、この溝部１３に８１０３
などによる分離領域１５を形成する方法は、現在一般的
に行なわれている８ｉ、Ｎ、膜をマスクとして単に選択
酸化して形成した８１０．領域を分離領域とする方法よ
りは輪の狭い分離領域を形成でき、半導体基板表面と分
＃Ｉｌ領域の８盃０雪部の盛り上がりとの段差を小さく
することができる。
この８１Ｎ４膜１２をマスクとしてエツチング形成した
溝部１３の幅は、第１図（ＮのＷｐで示す８１．Ｎ４膜
Ｉ２１：よるマスクの開口部の輻に依存するもので、溝
部１１の輻を小さくするためには上記Ｗｐを小さくしな
ければならない。
溝部１３の幅は、第１図（ＮのＷｐで示す８１．Ｎ４膜
Ｉ２１：よるマスクの開口部の輻に依存するもので、溝
部１１の輻を小さくするためには上記Ｗｐを小さくしな
ければならない。
しかし、それ（二は非常Ｃ：高度なりソグラフイ技術を
必要とし、現在一般的Ｃ二は約８μｍ幅のパターンが限
界である。
必要とし、現在一般的Ｃ二は約８μｍ幅のパターンが限
界である。
また、溝部１３の溝幅が広すぎるために絶縁物１４を完
全（＝埋め込むことができず、ｔＣ１図の破線部Ｉ６内
に示すような段差が残り、配線パターンの段切れを生じ
やすいなどの欠点があった。
全（＝埋め込むことができず、ｔＣ１図の破線部Ｉ６内
に示すような段差が残り、配線パターンの段切れを生じ
やすいなどの欠点があった。
この発明は上記のような点に６みなされたもので、半導
体墓板上の分ａ領域を形成すべきエツチング形成された
溝部の溝部を狭くシ、微細化された分離領域を形成する
ことができると共 Ｉ′Ｃ−１分離領域における段
差をほとんどなくし平坦な平面として、ｆｉ数の半導体
素子などを同−半導体基１に面に分離形成できるように
する半導体装置の製造方法を提供しようとするものであ
る。
体墓板上の分ａ領域を形成すべきエツチング形成された
溝部の溝部を狭くシ、微細化された分離領域を形成する
ことができると共 Ｉ′Ｃ−１分離領域における段
差をほとんどなくし平坦な平面として、ｆｉ数の半導体
素子などを同−半導体基１に面に分離形成できるように
する半導体装置の製造方法を提供しようとするものであ
る。
すなわち、この発明に係る半導体装置の製造方法は、半
導体基板表面に多結晶シリフン膜を形成し、この多結晶
Ｖ９フン膜上に耐酸化性絶縁膜として例えば８ｉ、Ｎ、
膜による分離領域のパターンを形成し、この８ｉ１Ｎ４
膜のパターンをマスクとして多結晶シリコンを酸化する
ことにより、８ｉ０．膜を形成して、とのｓｔｏ、＠を
マスクとして上記半導体基板をエツチングし構部を形成
して、さらにＣＶＤ法などによって絶縁膜として８１０
嘗を堆積し、上記溝部を８１０１で埋め、半導体基板表
面の不要となる８１０．ＩＩを除去し、溝部に残された
８ＩＯ１領域を分離領域とするものである。 □ 〔発明の実施例〕 以下回向を参照してこの発明の一実施例につき説明する
。まず、第２図（４）に示すように半導体基１１１１上
に多結晶シリフン膜１１を堆積形成し、この多結晶シリ
フン膜１１上に耐酸化性絶縁膜として例えば８１．Ｎ４
膜１８を堆積形成する。
導体基板表面に多結晶シリフン膜を形成し、この多結晶
Ｖ９フン膜上に耐酸化性絶縁膜として例えば８ｉ、Ｎ、
膜による分離領域のパターンを形成し、この８ｉ１Ｎ４
膜のパターンをマスクとして多結晶シリコンを酸化する
ことにより、８ｉ０．膜を形成して、とのｓｔｏ、＠を
マスクとして上記半導体基板をエツチングし構部を形成
して、さらにＣＶＤ法などによって絶縁膜として８１０
嘗を堆積し、上記溝部を８１０１で埋め、半導体基板表
面の不要となる８１０．ＩＩを除去し、溝部に残された
８ＩＯ１領域を分離領域とするものである。 □ 〔発明の実施例〕 以下回向を参照してこの発明の一実施例につき説明する
。まず、第２図（４）に示すように半導体基１１１１上
に多結晶シリフン膜１１を堆積形成し、この多結晶シリ
フン膜１１上に耐酸化性絶縁膜として例えば８１．Ｎ４
膜１８を堆積形成する。
その後、多結晶シリフン膜１７表１１ｉ（ニレジストを
塗布し、写真蝕刻技術を用いて、第２図（８）に示すよ
うに分離領域を形成すべき部位に、例えば輻８μｍの８
１ｓＮａＭＪＪｉｓ讐残す。
塗布し、写真蝕刻技術を用いて、第２図（８）に示すよ
うに分離領域を形成すべき部位に、例えば輻８μｍの８
１ｓＮａＭＪＪｉｓ讐残す。
次Ｃ二、第２図（ｑに示すように、上記８１．Ｎ４膜１
８ｍをマスクとして、多結晶シリコン膜１７を鹸化し、
シ□リコン酸化膜ｚ９を形成する。
８ｍをマスクとして、多結晶シリコン膜１７を鹸化し、
シ□リコン酸化膜ｚ９を形成する。
このとき、マスクとなる８１Ｎ４膜ＪＪａ下の横方向に
も多結晶シリフン１１の酸化が進行する。この場合、８
巡ｍＮａＷ１１１１ｍ下に伸びる８１０、膜はおよそ１
μＩであり、従って上記８１０、膜１９間に残される多
結晶シリコン１１のパターンの輪は１μ程度となる。
も多結晶シリフン１１の酸化が進行する。この場合、８
巡ｍＮａＷ１１１１ｍ下に伸びる８１０、膜はおよそ１
μＩであり、従って上記８１０、膜１９間に残される多
結晶シリコン１１のパターンの輪は１μ程度となる。
この後、第２図（ＤＪに示すよう舊；、上記８１ｓＮ４
膜１８ｍを除去し、第２図（蜀に示すように８ＩＯ１ｌ
Ｉｌ＃をマスクとして半導体装置１１をエツテングし、
溝ｓ１＃を形成する。
膜１８ｍを除去し、第２図（蜀に示すように８ＩＯ１ｌ
Ｉｌ＃をマスクとして半導体装置１１をエツテングし、
溝ｓ１＃を形成する。
次に、第２図（ト）に示すように例えばＣＶＤ法を用い
絶縁膜として８ｉ０．を、８１０．膜ＩＩを含む半導体
基Ｉ［１１表向（二堆積する。この際。
絶縁膜として８ｉ０．を、８１０．膜ＩＩを含む半導体
基Ｉ［１１表向（二堆積する。この際。
図に示すように８ｉ０．膜ｌ＃の膜厚が厚くなるが、こ
の膜厚ｔが溝幅Ｗの１／！以上であれば。
の膜厚ｔが溝幅Ｗの１／！以上であれば。
溝部２０は８１０．で墳め尽くされる。
この後、上記Ｓ ｔ Ｏ，膜ＩＩの膜厚分だけ半導体基
１１ｒｒ＊面の８１０意をエツチング除去して、第２図
（ＩＩ’：示すような半導体基ｔａｌｌに墳め込まれた
ｐｓｔｏ、４：、よる分離領域を形成する。
１１ｒｒ＊面の８１０意をエツチング除去して、第２図
（ＩＩ’：示すような半導体基ｔａｌｌに墳め込まれた
ｐｓｔｏ、４：、よる分離領域を形成する。
上記のようにして、８ｉ０１による分離領域２１を半導
体基板１１に形成ｔＰｉ場合、充分鳴の狭い溝ｍｚｏを
形成でき、上記実施例では約１１１ｍ１１１の溝部２Ｑ
となる。このように暢の狭い溝＠２０に対しては、この
溝ｓ１２＃を埋め尽すように８１０．を堆積することが
容易である。
体基板１１に形成ｔＰｉ場合、充分鳴の狭い溝ｍｚｏを
形成でき、上記実施例では約１１１ｍ１１１の溝部２Ｑ
となる。このように暢の狭い溝＠２０に対しては、この
溝ｓ１２＃を埋め尽すように８１０．を堆積することが
容易である。
従って、素子などが拡散形成されるべきＶリフン基ｔｉ
ｌｌの表面と、上記分離領域１１との間に殆んど段差が
残らず、配線パターン工程での配線パターンの段切れな
どのおそれがない。
ｌｌの表面と、上記分離領域１１との間に殆んど段差が
残らず、配線パターン工程での配線パターンの段切れな
どのおそれがない。
以上のよう５二この発明によれば、充分小さい幅を有し
、ｖ９フン基板表面との段差が著しく小さい８１０．（
二よる分離領域を形成でき、ＩＣ０Ｌ８Ｉにおける高集
積化に寄与すると共値；、配線バターニング工程でのパ
ターンの段切れのおそれがなく、信頼性の向上にも効果
的な半導体装置の製造方法を提供することができる。
、ｖ９フン基板表面との段差が著しく小さい８１０．（
二よる分離領域を形成でき、ＩＣ０Ｌ８Ｉにおける高集
積化に寄与すると共値；、配線バターニング工程でのパ
ターンの段切れのおそれがなく、信頼性の向上にも効果
的な半導体装置の製造方法を提供することができる。
＄１図囚〜（ｑは従来の分離領域の形成工程の一例を説
明する図、第２図囚〜（ｑはこの発明の一実施例に係る
半導体装置の製造方法を説明する図である。 ｌｚ・・・半導体基板、１１・・・多結晶シリフン膜。 Ｊ ａ 、 Ｉ Ｊｌ ｍ”・８１１Ｎ４１ｍ、 １
ｊ−、、ｓｔｏｗ ｌｋ。 ２Ｑ・・・溝部、ＪＪ・・・分離領域。
明する図、第２図囚〜（ｑはこの発明の一実施例に係る
半導体装置の製造方法を説明する図である。 ｌｚ・・・半導体基板、１１・・・多結晶シリフン膜。 Ｊ ａ 、 Ｉ Ｊｌ ｍ”・８１１Ｎ４１ｍ、 １
ｊ−、、ｓｔｏｗ ｌｋ。 ２Ｑ・・・溝部、ＪＪ・・・分離領域。
Claims (1)
- 【特許請求の範囲】 半導体墓板表面シ：多結晶ｖｙ、フン膜を堆積する第１
の工程と、この多結晶シリフン膜上に耐□ 酸化性絶縁膜を分離領域のパターンに対応して形成する
第２の工程、と、上記耐酸化性絶縁膜なマスクとして上
記多結晶シリフン膜を選択的に酸、化させ酸化シリコン
膜を形成するｓ８の工程と、上記耐酸化性絶縁膜と共に
上記多結晶シリフン膜の酸化されない部分を上記半導体
基板より除去する第４の工程と、上記鹸化Ｖ９フン膜を
マスクとして上記半尋体＆歌表面に対しエツチングを施
し溝部を形成する第５の工程と、上記溝部を埋め込むよ
うに上記半部体ｆｉＩ板表面に絶縁膜な堆積する第６の
工程と、上記鍵部内に堆積された絶縁機のみを残して上
記酸化レジフン展を除去する弗７の工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018364A JPS58135651A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018364A JPS58135651A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135651A true JPS58135651A (ja) | 1983-08-12 |
Family
ID=11969637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018364A Pending JPS58135651A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249312A (ja) * | 1984-05-24 | 1985-12-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-02-08 JP JP57018364A patent/JPS58135651A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249312A (ja) * | 1984-05-24 | 1985-12-10 | Fujitsu Ltd | 半導体装置の製造方法 |
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