JPS6182476A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6182476A JPS6182476A JP59204414A JP20441484A JPS6182476A JP S6182476 A JPS6182476 A JP S6182476A JP 59204414 A JP59204414 A JP 59204414A JP 20441484 A JP20441484 A JP 20441484A JP S6182476 A JPS6182476 A JP S6182476A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having localised breakdown regions, e.g. built-in avalanching regions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に高電圧動作を必要とす
る電界効果トランジスタに関する。
る電界効果トランジスタに関する。
（発明の技術的背景とその問題点）
周知の如く、Ｌｌはコストダウンの要求と性能向上の要
求からますます微細化される方向に進んでおり、それに
伴うゲート膜厚のｎｉｌ化、実効的な基板濃度の増大、
接合ふ、いかさの減少等により、そのドレイン耐圧は低
下している。一方、ＥＰＲＯＭや１、高電圧動作を必要
とするデシトロンなどを制御するためのＩＣでｉ、ｔ、
そのドレイン電圧を比較的高い耐圧に設定する必要があ
る。これらの要求を満足させるトランジスタ構造として
、ソース、ドレイン領域の周囲に低濃度の不純物領域を
設け、ソース、ドレインｌｉＩＭ！と基板との接合にか
かる電界を弱める構造が従来用いられている。
求からますます微細化される方向に進んでおり、それに
伴うゲート膜厚のｎｉｌ化、実効的な基板濃度の増大、
接合ふ、いかさの減少等により、そのドレイン耐圧は低
下している。一方、ＥＰＲＯＭや１、高電圧動作を必要
とするデシトロンなどを制御するためのＩＣでｉ、ｔ、
そのドレイン電圧を比較的高い耐圧に設定する必要があ
る。これらの要求を満足させるトランジスタ構造として
、ソース、ドレイン領域の周囲に低濃度の不純物領域を
設け、ソース、ドレインｌｉＩＭ！と基板との接合にか
かる電界を弱める構造が従来用いられている。
このトランジスタについて第３図を参照して説明する。
図中の１．は、表面にフィールド領域２を有する半導体
基板である。前記フィールド領１ｇ２＆：ＩＩまれた素
子領域には、Ｎ型のソース、ドレイン領域３．４が設け
られている。前記ソース３は、Ｎ４″型の不純物領７域
５ａと、この周囲のＮ−型の不純物領域６ａとから構成
されている。同様に、ドレイン領域４は、Ｎ＋型の不純
物領域５ｂと、Ｎ−里の不純物領域６ｂとから構成され
ている。前記ソース、ドレイン領域３．４間のゲート領
域上には、ゲート絶縁１１７を介してゲート電極８が設
けられている。前記基板１上には層間絶縁膜９が設けら
れ、ドレイン領域４の不純物領域５ａに対応する層間絶
縁膜９にはコンタクトホール１０が設けられている。こ
のコンタクトホール１０には、ＡＱ電極１１が設けられ
ている。なお、図中の１２は、フィールド反転防止層で
ある。
基板である。前記フィールド領１ｇ２＆：ＩＩまれた素
子領域には、Ｎ型のソース、ドレイン領域３．４が設け
られている。前記ソース３は、Ｎ４″型の不純物領７域
５ａと、この周囲のＮ−型の不純物領域６ａとから構成
されている。同様に、ドレイン領域４は、Ｎ＋型の不純
物領域５ｂと、Ｎ−里の不純物領域６ｂとから構成され
ている。前記ソース、ドレイン領域３．４間のゲート領
域上には、ゲート絶縁１１７を介してゲート電極８が設
けられている。前記基板１上には層間絶縁膜９が設けら
れ、ドレイン領域４の不純物領域５ａに対応する層間絶
縁膜９にはコンタクトホール１０が設けられている。こ
のコンタクトホール１０には、ＡＱ電極１１が設けられ
ている。なお、図中の１２は、フィールド反転防止層で
ある。
ここで、第１図の電界効果トランジスタの降伏経路を説
明する。図中の■〜■は考えられる降伏経路を示すもの
で、以下に述べる通りでる。■；ドレイン領域４の一部
を構成するＮ−型の不純物領域６ｂの降伏であり、不純
物領域６ｂ、基板１の濃度、不純物領域６ｂの曲率の他
、ゲート絶縁ｌ１１７の膜厚、ゲート電位の影響を受け
る。■ニゲ−８部以外での不純物領域６ｂの降伏で、不
純物領域６ｂの濃度、曲率の他、フィールド反転防止層
と接する場合には、その濃度の影響を受ける。
明する。図中の■〜■は考えられる降伏経路を示すもの
で、以下に述べる通りでる。■；ドレイン領域４の一部
を構成するＮ−型の不純物領域６ｂの降伏であり、不純
物領域６ｂ、基板１の濃度、不純物領域６ｂの曲率の他
、ゲート絶縁ｌ１１７の膜厚、ゲート電位の影響を受け
る。■ニゲ−８部以外での不純物領域６ｂの降伏で、不
純物領域６ｂの濃度、曲率の他、フィールド反転防止層
と接する場合には、その濃度の影響を受ける。
■：Ｎ＋型の不純物′ｆＲ域５ｂとＮ−型の不純物領域
６ｂとの境界近傍でのｌｌＩ伏で、基板１の濃度、不純
物領域５ｂの曲率の他、不純物領域６ｂの影響も受１す
る。■：不純物！ｉ域５ｂと基板１との降伏で、基板１
のＳ度によって決まる。■：トランジスタのソース、ド
レイン鋼酸３，４門のバンチスルー現象であり、一般に
高耐圧トランジスタの場合はこの現象が起きないような
ゲート長に設定されている。こうした降伏において、■
、＠での降伏は、通常Ｎ４型不純物領域５ｂの濃度が十
分＾いため基板濃度、不純物領域５ｂの曲率（不純物領
域５ｂ、６ｂの夫々の深さ等により決まる）により、略
決定されるが、基板濃度、不純物領域５ｂの深σは他の
要因例えばトランジスタの特性（バックゲート効果、モ
ビリティ−等）、不純物領域５ｂの抵抗、コンタクトホ
ール１０での信頼性の問題等により制約され、一般には
目標とする動作電圧よりも十分＾い。一方、■、■にお
ける降伏は、不純物領域６ｂの濃度を適当に設定する事
で変えることが出来る。例えば、不純物領域６ｂの濃度
を下げる程不純物領域６ｂと基板１との電界は弱まり、
耐圧は向上する。しかし、不純物領域６ｂの濃度を下げ
ると、不純物領域６ｂの寄生抵抗が増大し、トランジス
タの駆動力を低下させる。そこで、トランジスタの動作
電圧規格を満足しつる加減の耐圧に設定し、駆動能力の
低下を最少限に押えるのが望ましい。従って、通常、上
記トランジスタの耐圧は■または■の降伏電圧で決定さ
れる。この場合、ドレイン領域４に過度な電圧が加わっ
た場合の降伏電流は、コンタクトホール１０より、不Ｉ
＠掬領域５ｂ、６ｂ及び■、■の接合部を通り、基板１
に抜ける。ところが、上記の経路でＮ流が流れた場合、
不純物領域６ｂの寄生抵抗、コンタクトホールエツジで
の電流集中により局部的な発熱を生じ易く、接合の破壊
、Ａ℃電極１１の基板１への突き抜けが起り、永久破壊
に至ることが多い。勿論、一般にはトランジスタの動作
は、降伏の起こらない電圧にて行われるが、静電気や動
作中のノイズによる過渡的な過電圧つは、しばしば経験
される現象であり、その為上記トランジスタは著しく信
頼性を欠くものとなっている。以上の破壊現象は、耐圧
が高い程、また不純物領域の深さが浅くなるほど顕著に
現われる。
６ｂとの境界近傍でのｌｌＩ伏で、基板１の濃度、不純
物領域５ｂの曲率の他、不純物領域６ｂの影響も受１す
る。■：不純物！ｉ域５ｂと基板１との降伏で、基板１
のＳ度によって決まる。■：トランジスタのソース、ド
レイン鋼酸３，４門のバンチスルー現象であり、一般に
高耐圧トランジスタの場合はこの現象が起きないような
ゲート長に設定されている。こうした降伏において、■
、＠での降伏は、通常Ｎ４型不純物領域５ｂの濃度が十
分＾いため基板濃度、不純物領域５ｂの曲率（不純物領
域５ｂ、６ｂの夫々の深さ等により決まる）により、略
決定されるが、基板濃度、不純物領域５ｂの深σは他の
要因例えばトランジスタの特性（バックゲート効果、モ
ビリティ−等）、不純物領域５ｂの抵抗、コンタクトホ
ール１０での信頼性の問題等により制約され、一般には
目標とする動作電圧よりも十分＾い。一方、■、■にお
ける降伏は、不純物領域６ｂの濃度を適当に設定する事
で変えることが出来る。例えば、不純物領域６ｂの濃度
を下げる程不純物領域６ｂと基板１との電界は弱まり、
耐圧は向上する。しかし、不純物領域６ｂの濃度を下げ
ると、不純物領域６ｂの寄生抵抗が増大し、トランジス
タの駆動力を低下させる。そこで、トランジスタの動作
電圧規格を満足しつる加減の耐圧に設定し、駆動能力の
低下を最少限に押えるのが望ましい。従って、通常、上
記トランジスタの耐圧は■または■の降伏電圧で決定さ
れる。この場合、ドレイン領域４に過度な電圧が加わっ
た場合の降伏電流は、コンタクトホール１０より、不Ｉ
＠掬領域５ｂ、６ｂ及び■、■の接合部を通り、基板１
に抜ける。ところが、上記の経路でＮ流が流れた場合、
不純物領域６ｂの寄生抵抗、コンタクトホールエツジで
の電流集中により局部的な発熱を生じ易く、接合の破壊
、Ａ℃電極１１の基板１への突き抜けが起り、永久破壊
に至ることが多い。勿論、一般にはトランジスタの動作
は、降伏の起こらない電圧にて行われるが、静電気や動
作中のノイズによる過渡的な過電圧つは、しばしば経験
される現象であり、その為上記トランジスタは著しく信
頼性を欠くものとなっている。以上の破壊現象は、耐圧
が高い程、また不純物領域の深さが浅くなるほど顕著に
現われる。
ここで、前述した電流の集中による発熱を避けるには、
■、■の耐圧を■、■の耐圧よりも低く設定する事で降
伏電流の経路をコンタクトホール１０より不純物領域５
ｂ及び■、■の接合部を通り基板１に抜けるようにすれ
ば良い。その為には不純物領域６ｂの濃度を下げて■、
■の耐圧を上げるか、あるいは逆に基板濃度を上げ又は
不純物層１ｍ！５ｂ、６ｂの深さの比を一定以上に保っ
たまま不純物領域５ｂの深さを下げる等の方法で■、■
の耐圧を下げる方法が必要である。しかしながら、前者
の場合、必要以上に耐圧を上げることになって不純物層
域６ｂの寄生抵抗が増え、好ましくない。一方、後者に
おいて、基板濃度を上げることは、バックゲート効果の
増大等トランジスタの動作特性に悪影響を及ぼす。また
、不純物領域５ｂ、６ｂの深さを下げることには信頼性
上、技術上の限界がある。
■、■の耐圧を■、■の耐圧よりも低く設定する事で降
伏電流の経路をコンタクトホール１０より不純物領域５
ｂ及び■、■の接合部を通り基板１に抜けるようにすれ
ば良い。その為には不純物領域６ｂの濃度を下げて■、
■の耐圧を上げるか、あるいは逆に基板濃度を上げ又は
不純物層１ｍ！５ｂ、６ｂの深さの比を一定以上に保っ
たまま不純物領域５ｂの深さを下げる等の方法で■、■
の耐圧を下げる方法が必要である。しかしながら、前者
の場合、必要以上に耐圧を上げることになって不純物層
域６ｂの寄生抵抗が増え、好ましくない。一方、後者に
おいて、基板濃度を上げることは、バックゲート効果の
増大等トランジスタの動作特性に悪影響を及ぼす。また
、不純物領域５ｂ、６ｂの深さを下げることには信頼性
上、技術上の限界がある。
本発明は、上記事情に鑑みてなされたもので、基板濃度
、不純物領域の深さによらずに必要最少限の耐圧に設定
できるとともに、寄生抵抗の増加を抑制し、かつ降伏電
流の集中による破壊を防止できる半導体装置を提供する
ことを目的とする。
、不純物領域の深さによらずに必要最少限の耐圧に設定
できるとともに、寄生抵抗の増加を抑制し、かつ降伏電
流の集中による破壊を防止できる半導体装置を提供する
ことを目的とする。
本願第１の発明は、少なくとも第２導電型の高濃度不純
物よりなる第１の領域（ドレイン領域の一部）の直下に
、該領域と接するように第１導電型で前記基板より高濃
度不純物よりなる第３の領域を設けることにより、前記
目的の達成を図ったことを骨子とするものである。
物よりなる第１の領域（ドレイン領域の一部）の直下に
、該領域と接するように第１導電型で前記基板より高濃
度不純物よりなる第３の領域を設けることにより、前記
目的の達成を図ったことを骨子とするものである。
本願第２の発明は、少なくともドレイン領域から離間す
るとともに同領域に電気的に接続する第２の導電型の高
濃度不純物よりなる第４の領域に、該領域と接するよう
に第１導電型で基板より高濃度不純物よりなる第６の領
域を設けることによって、本願第１の発明と同様な効果
を得ることを図プたものである。
るとともに同領域に電気的に接続する第２の導電型の高
濃度不純物よりなる第４の領域に、該領域と接するよう
に第１導電型で基板より高濃度不純物よりなる第６の領
域を設けることによって、本願第１の発明と同様な効果
を得ることを図プたものである。
以下、本発明の一実施例に係るＮチャネル型の° 電界
効果トランジスタを製造工程順に第１図（ａ）〜（ｅ）
及び第２図を参照して説明する。
効果トランジスタを製造工程順に第１図（ａ）〜（ｅ）
及び第２図を参照して説明する。
（１）、まず、濃度〜Ｉ Ｘ １０１Ｓ／ａｎ３程度の
Ｐ型のシリコン基板２１表面に、周知の方法例えばコブ
シナ法により、Ｐ“型のフィールド反転防止層２２、フ
ィールド酸化１１２３を形成した。つづいて、前記フィ
ールド酸化膜２３で囲まれた素子領域に、厚さ〜７００
人のゲート酸化１１１２４を形成した後、多結晶シリコ
ン層の堆積、パターニングを行なって、ゲート電極２５
を形成した（第１図（ａ）図示）。ついで、全面に第１
のレジスト層２６を形成した後、写真蝕刻（ＰＥＰ）法
により後記ソース、ドレイン領域形成予定部の一部に対
応するレジスト層２６を開口した。更に、レジスト層２
６をマスクとして、例えばボロンを加速電圧１４０Ｋｅ
ｖ、ドーズ１１．２ｘｌＯ１２／ｃｉの条件でイオン注
入し、Ｐ＋型の不純物層２７．２８を形成したく第１図
（ｂ）図示）。
Ｐ型のシリコン基板２１表面に、周知の方法例えばコブ
シナ法により、Ｐ“型のフィールド反転防止層２２、フ
ィールド酸化１１２３を形成した。つづいて、前記フィ
ールド酸化膜２３で囲まれた素子領域に、厚さ〜７００
人のゲート酸化１１１２４を形成した後、多結晶シリコ
ン層の堆積、パターニングを行なって、ゲート電極２５
を形成した（第１図（ａ）図示）。ついで、全面に第１
のレジスト層２６を形成した後、写真蝕刻（ＰＥＰ）法
により後記ソース、ドレイン領域形成予定部の一部に対
応するレジスト層２６を開口した。更に、レジスト層２
６をマスクとして、例えばボロンを加速電圧１４０Ｋｅ
ｖ、ドーズ１１．２ｘｌＯ１２／ｃｉの条件でイオン注
入し、Ｐ＋型の不純物層２７．２８を形成したく第１図
（ｂ）図示）。
（２）、次に、第１のレジスト層２６を剥離した後、前
記不純物層２７．２８のプロファイルをなだらかにしプ
ロセスの安定を図る為に１０００℃、１２０分の熱処理
を行なって、第３の領域としてのＰ＋型の不純物層ｖｔ
＜ｐ＋領領域２９．３０を形成した。つづいて１、後記
ソース、ドレイン領域形成予定部の一部に対応する部分
が開口した第２のレジスト層（図示せず）を形成した。
記不純物層２７．２８のプロファイルをなだらかにしプ
ロセスの安定を図る為に１０００℃、１２０分の熱処理
を行なって、第３の領域としてのＰ＋型の不純物層ｖｔ
＜ｐ＋領領域２９．３０を形成した。つづいて１、後記
ソース、ドレイン領域形成予定部の一部に対応する部分
が開口した第２のレジスト層（図示せず）を形成した。
しかる後、このレジスト層をマスクとして基板２１に例
えばヒ素をイオン注入あるいは固相拡散等の方法により
導入し、第１の領域としてのＮ′″型の不純物領域（Ｎ
’″領戚）３１．３２を形成した。なお、Ｎ＋領域３１
．３２の表面濃度は最終工程終了後〜１０／ｃＩＲ３、
深さは０．４μ扉程度であった。
えばヒ素をイオン注入あるいは固相拡散等の方法により
導入し、第１の領域としてのＮ′″型の不純物領域（Ｎ
’″領戚）３１．３２を形成した。なお、Ｎ＋領域３１
．３２の表面濃度は最終工程終了後〜１０／ｃＩＲ３、
深さは０．４μ扉程度であった。
この後、第２のレジスト層を剥離した（第１図（Ｃ）図
示）。更に、例えばリンを加速電圧１００ＫｅＶ、ドー
ズ置２Ｘ１０１２／ｃｉの条件下で基板２１にイオン注
入し、前記Ｎ＋領滅３１．３２の夫々の周囲に第２の領
域としてのＮ−型の不鈍物領域（Ｎ−領域）３３．３４
を形成した。ここで、Ｎ“領域３１とこの周囲のＮ−領
域３３からソース領域３５が形成され、Ｎ＋領域３２と
この周囲のＮ−領域３４からドレイン領域３６が形成さ
れた。また、前記Ｐ１領域２９．３０は、Ｎ＋領域３１
．３３の直下にこれら領域と接するように位置した（第
１図（ｄ）及び第２図図示）。
示）。更に、例えばリンを加速電圧１００ＫｅＶ、ドー
ズ置２Ｘ１０１２／ｃｉの条件下で基板２１にイオン注
入し、前記Ｎ＋領滅３１．３２の夫々の周囲に第２の領
域としてのＮ−型の不鈍物領域（Ｎ−領域）３３．３４
を形成した。ここで、Ｎ“領域３１とこの周囲のＮ−領
域３３からソース領域３５が形成され、Ｎ＋領域３２と
この周囲のＮ−領域３４からドレイン領域３６が形成さ
れた。また、前記Ｐ１領域２９．３０は、Ｎ＋領域３１
．３３の直下にこれら領域と接するように位置した（第
１図（ｄ）及び第２図図示）。
なお、第１図（ｄ）は第２図のｘ−Ｘ線に沿う断面図で
ある。また、第１図（ｄ）のＮ＋領域３２、Ｐ１領域３
０における不純物プロファイルは、第４図に示す通りで
ある。ひきつづき、全面に層間絶縁膜３７を形成した後
、前記Ｎ”ｌ域３１．３２の一部に対応する層間絶縁１
Ｉ３７を開口し、コンタクトホール３８．３８を形成し
、更にこのコンタクトホール３８．３８にＡβ電極３９
．３９を形成してＮチャネル型の電界効果トランジスタ
を製造した（第１図（ｅ）図示）。
ある。また、第１図（ｄ）のＮ＋領域３２、Ｐ１領域３
０における不純物プロファイルは、第４図に示す通りで
ある。ひきつづき、全面に層間絶縁膜３７を形成した後
、前記Ｎ”ｌ域３１．３２の一部に対応する層間絶縁１
Ｉ３７を開口し、コンタクトホール３８．３８を形成し
、更にこのコンタクトホール３８．３８にＡβ電極３９
．３９を形成してＮチャネル型の電界効果トランジスタ
を製造した（第１図（ｅ）図示）。
本発明に係る電界効果トランジスタは、第１図（ｅ）に
示す如く、ソース、ドレイン領域３５．３６の一部を構
成するＮ”領域３１，３２の夫々の直下にＰ＋領域２９
．３０が設けられた構造となっている。
示す如く、ソース、ドレイン領域３５．３６の一部を構
成するＮ”領域３１，３２の夫々の直下にＰ＋領域２９
．３０が設けられた構造となっている。
しかして、本発明によれば、Ｐ＋領域２９．３０を所定
の位置に設けることにより、以下に示す効果を有する。
の位置に設けることにより、以下に示す効果を有する。
■、第４図の不純物プロファイルに見られるように、Ｐ
９側のｌＩ［が〜２．２Ｘ １０” ＠／ｃｍ３の片側
毒殺接合となっており、この部分での耐圧は略〜３．５
Ｖ程度になっている。また、Ｎ−領域３４〜基板２１蜀
の耐圧は、４５Ｖ程度で有る為、降伏は〜３５ＶでＮ＋
〜Ｐ４″接合を通して起こる。その為、従来と比べ、電
流の経路は抵抗の高いＮ−領域３４を通ることがないと
ともに、電流の集中を防ぎ、もって局部的な発熱による
破壊を防ぐことができる。なお、第１図（ｅ）の矢印は
、降伏による電流経路を示す。
９側のｌＩ［が〜２．２Ｘ １０” ＠／ｃｍ３の片側
毒殺接合となっており、この部分での耐圧は略〜３．５
Ｖ程度になっている。また、Ｎ−領域３４〜基板２１蜀
の耐圧は、４５Ｖ程度で有る為、降伏は〜３５ＶでＮ＋
〜Ｐ４″接合を通して起こる。その為、従来と比べ、電
流の経路は抵抗の高いＮ−領域３４を通ることがないと
ともに、電流の集中を防ぎ、もって局部的な発熱による
破壊を防ぐことができる。なお、第１図（ｅ）の矢印は
、降伏による電流経路を示す。
■、Ｎ＋〜Ｐ−接合での耐圧は、略Ｐ４″領域３０の濃
度によって決定されるため、Ｐ＋領域３０の形成条件を
最適化することでその制御性は非常に良いものとなる。
度によって決定されるため、Ｐ＋領域３０の形成条件を
最適化することでその制御性は非常に良いものとなる。
なお、上記実施例では、ソース、ドレイン領域共に高耐
圧化している場合について述べたが、これに限らず、ト
ランジスタの使用条件によって＆よドレイン側のみ高耐
圧化してもよい。
圧化している場合について述べたが、これに限らず、ト
ランジスタの使用条件によって＆よドレイン側のみ高耐
圧化してもよい。
上記実施例では、Ｎ−領域をソース、ドレイン領域の両
方に設けた場合について述べたが、これに限らず、トレ
インａ域側のみに設けた場合でもよい。
方に設けた場合について述べたが、これに限らず、トレ
インａ域側のみに設けた場合でもよい。
上記実施例では、Ｐ１領域はその効果の安定性等を考慮
してＮ３領域の平坦部のみに形成したが。
してＮ３領域の平坦部のみに形成したが。
Ｎ“ＷＡ域、Ｎ−領域の境界に接してもよい。
本発明に係る半導体装置としては、上記実施例のものに
限らず、パターン的に余裕が有れば、例えば第５図に示
すものでもよい。同図において１、 ４１は第４の領域
としてのＮ＋型の不純物領域である。この領域４１の周
囲には、第５の領域としてのＮ−型の不純物領域４２が
設けられている。
限らず、パターン的に余裕が有れば、例えば第５図に示
すものでもよい。同図において１、 ４１は第４の領域
としてのＮ＋型の不純物領域である。この領域４１の周
囲には、第５の領域としてのＮ−型の不純物領域４２が
設けられている。
前記領域４１の直下には、第６の領域としてのＰ＋型の
不純物領域４３が領域４１に接するように設けられてい
る。前記Ｎ＋型の不純物領ｂＡ４１は、コンタクトホー
ル４４に設けられたＡ２電極４５を介してＮ′″領域３
２と電気的に接続されている。
不純物領域４３が領域４１に接するように設けられてい
る。前記Ｎ＋型の不純物領ｂＡ４１は、コンタクトホー
ル４４に設けられたＡ２電極４５を介してＮ′″領域３
２と電気的に接続されている。
上記実施例では、Ｎチャネル型の電界効果トランジスタ
の場合について述べたが、これに限らず、Ｐチャネル型
の電界効果トランジスタ、あるいは相補型電界効果トラ
ンジスタにも同様に適用できる。
の場合について述べたが、これに限らず、Ｐチャネル型
の電界効果トランジスタ、あるいは相補型電界効果トラ
ンジスタにも同様に適用できる。
以上詳述した如く本発明によれば、耐圧を所定の値に制
御できるとともに、ｗｉ伏電電流よる破壊を防ぐことが
できる等顕著な効果を有する信頼性の島い半導体装置を
提供できるものである。
御できるとともに、ｗｉ伏電電流よる破壊を防ぐことが
できる等顕著な効果を有する信頼性の島い半導体装置を
提供できるものである。
第１図（ａ）〜（ｅ）は本発明に係るＮチャネル型の電
界効果トランジスタを製造工程順に示す断面図、第２図
は第１図＜１Ｅｉ）の平面図、第３図は従来の電界効果
トランジスタの断面図、第４図は本発明に係るトランジ
スタの不純物ｌＩ域の不純物特性図、第５図は本発明の
他の実施例に係る電界効果トランジスタの断面図である
。 ２１・・・Ｐ型のシリコン基板、２３・・・フィールド
反転防止層、２４・・・ゲート酸化膜、２５・・・ゲー
ト電慟、２９．３０．４３・−Ｐ＋型の不純物領域（Ｐ
”領域） 、３１．３２．４１・・・Ｎ＋型の不純物領
域（Ｎ＋領領域、３３．３４．４２・−Ｎ ”型の不純
物領域（Ｎ−領域）、３５・・・ソース領域、３６・・
・ドレイン領域、３８・・・フンタクトホール、３９・
・・ＡＱＮ極。
界効果トランジスタを製造工程順に示す断面図、第２図
は第１図＜１Ｅｉ）の平面図、第３図は従来の電界効果
トランジスタの断面図、第４図は本発明に係るトランジ
スタの不純物ｌＩ域の不純物特性図、第５図は本発明の
他の実施例に係る電界効果トランジスタの断面図である
。 ２１・・・Ｐ型のシリコン基板、２３・・・フィールド
反転防止層、２４・・・ゲート酸化膜、２５・・・ゲー
ト電慟、２９．３０．４３・−Ｐ＋型の不純物領域（Ｐ
”領域） 、３１．３２．４１・・・Ｎ＋型の不純物領
域（Ｎ＋領領域、３３．３４．４２・−Ｎ ”型の不純
物領域（Ｎ−領域）、３５・・・ソース領域、３６・・
・ドレイン領域、３８・・・フンタクトホール、３９・
・・ＡＱＮ極。
Claims (2)
- （１）、第１導電型の半導体基板と、この基板表面に設
けられた第２導電型の高濃度不純物よりなる第１の領域
及び同基板表面に第１の領域を囲むとともにゲート領域
と接するように設けられた第２導電型の低濃度不純物よ
りなる第２の領域から構成される第２導電型のドレイン
領域と、前記ゲート領域上にゲート絶縁膜を介して設け
られたゲート電極と、前記第１の領域の直下に該領域と
接するように設けられた第１導電型の前記基板より高濃
度不純物よりなる第３の領域とを具備し、第１の領域と
第３の領域で形成される接合の降伏電圧が、第２の領域
と基板とで形成される接合の降伏電圧よりも低いことを
特徴とする半導体装置。 - （２）、第１導電型の半導体基板と、この基板表面に設
けられた第２導電型の高濃度不純物よりなる第１の領域
及び同基板表面に第１の領域を囲むとともにゲート領域
と接するように設けられた第２導電型の低濃度不純物よ
りなる第２の領域から構成される第２導電型のドレイン
領域と、前記ゲート領域上にゲート絶縁膜を介して設け
られたゲート電極と、前記基板表面に前記ドレイン領域
から離間するとともに同領域に電気的に接続して設けら
れた第２導電型の高濃度不純物よりなる第４の領域と、
この第４の領域を囲むように設けられた第２導電型の低
濃度不純物よりなる第５の領域と、少なくとも前記第４
の領域の直下に該領域と接するように設けられた第１導
電型の前記基板より高濃度不純物よりなる第６の領域と
を具備し、第３の領域と第５の領域で形成される接合の
降伏電圧が、第２の領域と基板とで形成される接合の降
伏電圧より低いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204414A JPS6182476A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204414A JPS6182476A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182476A true JPS6182476A (ja) | 1986-04-26 |
Family
ID=16490143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204414A Pending JPS6182476A (ja) | 1984-09-29 | 1984-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0428261A (ja) * | 1990-05-23 | 1992-01-30 | Sharp Corp | 半導体集積回路の静電破壊保護素子 |
| JPH05211332A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH06216380A (ja) * | 1992-10-07 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-09-29 JP JP59204414A patent/JPS6182476A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0428261A (ja) * | 1990-05-23 | 1992-01-30 | Sharp Corp | 半導体集積回路の静電破壊保護素子 |
| JPH05211332A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH06216380A (ja) * | 1992-10-07 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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