JPS6184954U - - Google Patents

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JPS6184954U
JPS6184954U JP7339485U JP7339485U JPS6184954U JP S6184954 U JPS6184954 U JP S6184954U JP 7339485 U JP7339485 U JP 7339485U JP 7339485 U JP7339485 U JP 7339485U JP S6184954 U JPS6184954 U JP S6184954U
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bus line
gate
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JP7339485U
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  • Bus Control (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例のシステム構成図
、第２図はコントローラ４の詳細な構成図、第３
図はプロセツサ１〜３のサイクリツクな優先順位
を示す図、第４図はこの実施例の各種事例を説明
する図である。 １〜３…プロセツサ、４…コントローラ、５…
コモンＲＡＭ、６〜８…シーケンス制御回路、６
Ａ〜８Ａ…ネクストシーケンス制御ゲート、６Ｂ
〜８Ｂ…ネクストシーケンス制御フリツプフロツ
プ、１２〜１４…トリガバスバツフアゲート回路
、ＡＢ，ＤＢ…共通バスライン。

Claims (1)

  1. 【実用新案登録請求の範囲】 第１、第２、第３のプロセツサが共通バスライ
    ンを介して共用装置と接続され、上記各プロセツ
    サからのリクエスト信号を所定の優先順位に従つ
    て択一的に選択して上共用装置をアクセスするた
    めの第１、第２、第３のシーケンス制御回路から
    成る共通バスライン占有制御装置であつて、 夫々のシーケンス制御回路はバスライン占有状
    態をラツチしシステムクロツクにより駆動される
    Ｊ−Ｋフリツプフロツプを有し、 ｍ−１番目（ｍ＝１，２，３；ただしｍ＝１の
    ときは３番目）のシーケンス制御回路は、 ｍ番目のシーケンス制御回路のＪ−Ｋフリツプ
    フロツプからの出力とｍ＋１番目（ただしｍ＝
    ３のときは１番目）のプロセツサからのリクエス
    ト信号が入力され、出力が“０”でリクエスト
    信号が“１”のときに“１”を出力する第１のゲ
    ートと、 この第１のゲートの出力とｍ−１番号（ただし
    ｍ＝１のときは３番目）のプロセツサからのリク
    エスト信号が入力され、第１のゲート出力が“０
    ”でｍ−１番目のリクエスト信号が“１”のとき
    に“１”を出力する第２のゲートと、 ｍ＋１番目（ただしｍ＝３のときは１番目）の
    プロセツサからのリクエスト信号とｍ番目のプロ
    セツサからのリクエスト信号が入力され、少なく
    ともどちらか一方が“１”のとき“１”が出力さ
    れる第３のゲートと を備え、上記第２のゲートの出力を上記Ｊ−Ｋフ
    リツプフロツプのＪ端子へ、上記第３のゲートの
    出力をＫ端子に入力し、且つこのＪ−Ｋフリツプ
    フロツプのＱ出力をｍ−１番目のプロセツサのバ
    スライン占有要求信号とすることを特徴とする共
    通バスライン占有制御装置。
JP7339485U 1985-05-17 1985-05-17 Expired JPS6137084Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7339485U JPS6137084Y2 (ja) 1985-05-17 1985-05-17

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JP7339485U JPS6137084Y2 (ja) 1985-05-17 1985-05-17

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Publication Number Publication Date
JPS6184954U true JPS6184954U (ja) 1986-06-04
JPS6137084Y2 JPS6137084Y2 (ja) 1986-10-27

Family

ID=30612716

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JP7339485U Expired JPS6137084Y2 (ja) 1985-05-17 1985-05-17

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JPS6137084Y2 (ja) 1986-10-27

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