JPS6185834A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6185834A JPS6185834A JP59208617A JP20861784A JPS6185834A JP S6185834 A JPS6185834 A JP S6185834A JP 59208617 A JP59208617 A JP 59208617A JP 20861784 A JP20861784 A JP 20861784A JP S6185834 A JPS6185834 A JP S6185834A
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- Japan
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- resistance
- bonding pads
- wirings
- metal wiring
- semiconductor device
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
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- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セラミックなどの無機物の絶縁体やガラス・
エポキシ基板などの有機物絶縁基板上のボンディング・
パッドと外部端子とを接続する半導体装置の結線に関す
る。
エポキシ基板などの有機物絶縁基板上のボンディング・
パッドと外部端子とを接続する半導体装置の結線に関す
る。
第８図は従来例に係る外部端子が絶縁基板の裏面の全面
に設けられた、いわゆる完全Ｐ Ｇ Ａ （ＰｉｎＧｒ
ｔａ Ａｒｒａｙ）形の半導体装置の断面図である。８
は半導体チップであり、アルミナセラミック１の中央部
に設けたキャビティーと称する凹部２内に固着されてい
る。半導体チップ８の電極は、アルミニウムなどの金属
線５を介してその周囲に設けられたボンディング・パッ
ド４と結線され、ボンディング・パッド４からは金属配
線層６が外方に延び、スルーホール７及び内部金属配線
層８を介して外部端子９に接続されている。
に設けられた、いわゆる完全Ｐ Ｇ Ａ （ＰｉｎＧｒ
ｔａ Ａｒｒａｙ）形の半導体装置の断面図である。８
は半導体チップであり、アルミナセラミック１の中央部
に設けたキャビティーと称する凹部２内に固着されてい
る。半導体チップ８の電極は、アルミニウムなどの金属
線５を介してその周囲に設けられたボンディング・パッ
ド４と結線され、ボンディング・パッド４からは金属配
線層６が外方に延び、スルーホール７及び内部金属配線
層８を介して外部端子９に接続されている。
しかし、この構造では金属配線層が外方に延びてからス
ルーホールに落ち、さらに内方に向って内部金属配線層
が延びるので大きく迂回した形となり、配線抵抗が大き
く々る欠点がある。
ルーホールに落ち、さらに内方に向って内部金属配線層
が延びるので大きく迂回した形となり、配線抵抗が大き
く々る欠点がある。
第４図（ａｌ、（ｂｌはそれぞれ従来例に係る外部端子
が絶縁基板の側面に設けられたいわゆるＬＣＣ（Ｌｅａ
ｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）形の半導体装置の平
面図。
が絶縁基板の側面に設けられたいわゆるＬＣＣ（Ｌｅａ
ｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）形の半導体装置の平
面図。
断面図である。
一般にアルミナ・セラミックに施される金属配線Ｊｔ４
６のシート抵抗１ｉＩＯ〜１５ｍΩ／口であり、バルク
の金属に比べて大きい。そのため金属配線層６の抵抗を
少しでも小さくすべく、第４図（ａｌのようにスルーホ
ール７を介して金属配線を並列圧することが多い。
６のシート抵抗１ｉＩＯ〜１５ｍΩ／口であり、バルク
の金属に比べて大きい。そのため金属配線層６の抵抗を
少しでも小さくすべく、第４図（ａｌのようにスルーホ
ール７を介して金属配線を並列圧することが多い。
しかし第４図的に示すよう忙、スルーホールの配置上ス
ルーホールを設ける位置はボンディング・パッド番から
かなり外方の位置になり、このため金属配線層を並列に
できる長さが短くなり、抵抗値はそれほど低くならない
。この事情は半導体チップの集積度が向上してボンディ
ング・パッド数が増加するほど厳しくなり、近年のよう
Ｋ １０〜８００ピンを超えるようなビン数の半導体装
置では従来の構造では対応しきれなくなる。
ルーホールを設ける位置はボンディング・パッド番から
かなり外方の位置になり、このため金属配線層を並列に
できる長さが短くなり、抵抗値はそれほど低くならない
。この事情は半導体チップの集積度が向上してボンディ
ング・パッド数が増加するほど厳しくなり、近年のよう
Ｋ １０〜８００ピンを超えるようなビン数の半導体装
置では従来の構造では対応しきれなくなる。
本発明は上記従来例の欠点に鑑み提案されたものであり
、低い配線抵抗を有する半導体装置の提供を目的とする
。
、低い配線抵抗を有する半導体装置の提供を目的とする
。
本発明の半導体装置は、絶縁基板上のボンディングパッ
ドと外部端子がボンディングパッドより内側に設けられ
たスルーホールを介して結線されていることを特徴とす
るものである。
ドと外部端子がボンディングパッドより内側に設けられ
たスルーホールを介して結線されていることを特徴とす
るものである。
更にボンディング・パッドとそれより内側に設けたスル
ーホールを結ぶ金属配線層の表面が絶縁被覆されている
ことを特徴とするものである。
ーホールを結ぶ金属配線層の表面が絶縁被覆されている
ことを特徴とするものである。
ボンディング・パッドより内方でスルーホールを介して
内部の金属配線層に接続することにより、ボンディング
・パッドから外部端子に至る配線長を短くできる、ある
いは並列距離を従来より多くとることができる。
内部の金属配線層に接続することにより、ボンディング
・パッドから外部端子に至る配線長を短くできる、ある
いは並列距離を従来より多くとることができる。
以下図面を参照して本発明の詳細な説明する。
第１図（転）、 （ｂｌはそれぞれ本発明の実施例に係
る完全ＰＧＡ形半導体装置の平面図、断面図である。
る完全ＰＧＡ形半導体装置の平面図、断面図である。
第１１気）に示すように１スルーホール７はボンディン
グ・パッド４より内側に設けられ、その間は金属配線層
６で結ばれている。このスルーホールは、第１図（ｂｌ
に示すように内部金属配線層８に接続され、外部端子９
に至っている。第８図と比較すれば明かなように、絶縁
基板側の配線距離は縮まっているので抵抗を小さくでき
る。
グ・パッド４より内側に設けられ、その間は金属配線層
６で結ばれている。このスルーホールは、第１図（ｂｌ
に示すように内部金属配線層８に接続され、外部端子９
に至っている。第８図と比較すれば明かなように、絶縁
基板側の配線距離は縮まっているので抵抗を小さくでき
る。
なお通常、配線の抵抗値が低く要求されるのは電源や接
地用の配線であり、信号線は比較的大きくて良い。従っ
て全ての配線についてこのような構造をとる必要はなく
、雷源線のような特に低い抵抗を要求されるものＫつい
てのみで良い。
地用の配線であり、信号線は比較的大きくて良い。従っ
て全ての配線についてこのような構造をとる必要はなく
、雷源線のような特に低い抵抗を要求されるものＫつい
てのみで良い。
第２図は本発明の別の実施例に係るＴ Ａ Ｂ （Ｔａ
ｐｅＡｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ）方式の半
導体装置の平面図（第２１眞））と断面図（第２図（ｂ
））である。第２図（ａｌに示すように８系統の電源に
ついてスルーホールを介して内部の金属配線に接続して
いるが、特に低抵抗が要求される両端の２本６′は外側
からも幅の広い金属配線により外部端子へ接続されてい
る。
ｐｅＡｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ）方式の半
導体装置の平面図（第２１眞））と断面図（第２図（ｂ
））である。第２図（ａｌに示すように８系統の電源に
ついてスルーホールを介して内部の金属配線に接続して
いるが、特に低抵抗が要求される両端の２本６′は外側
からも幅の広い金属配線により外部端子へ接続されてい
る。
また第１図（ａｌに示すように、隣接ボンディングパッ
ドに結線される金属線がスルーホール周囲の金属配線層
とオーバーラツプする場合があり、この金属ｉＫ垂れが
生ずると短絡する恐れがある。
ドに結線される金属線がスルーホール周囲の金属配線層
とオーバーラツプする場合があり、この金属ｉＫ垂れが
生ずると短絡する恐れがある。
特に本例で示すようなＴＡＢ方式では金属？Ｎ５は絶縁
基板１上を這う形になるので、ここに絶縁被膜１０がな
いと必らず短絡をおこす。使用する絶縁被膜ｌＯは、ア
ルミナなどの無機物でもポリイミドなどの有機物でも良
い。
基板１上を這う形になるので、ここに絶縁被膜１０がな
いと必らず短絡をおこす。使用する絶縁被膜ｌＯは、ア
ルミナなどの無機物でもポリイミドなどの有機物でも良
い。
本実施例は特に１００ビン以上のセラミック搭載形の半
導体装置に有効である。すなわち半導体チップのビン数
が増えてもチップ・サイズはそれほど大きくはならず、
またセラミック側のボンディングφパッドのピッチは通
常のプロセスでは２００μｍ以下には縮まらない。この
ためチップ側のｔ概とボンディング・パッド間の距離は
ビン数が増大するに従って大きくなる一方である。通常
のアルミニウムの金Ｊｌ［よるボンディングでは両者間
の距離は８〜４朋が限界であり、これ以上開くとボンデ
ィングが困難となる。しかし、ＴＡＢ方式によれば金桟
線に銅を用い、その断面積が大きいので長い距離のボン
ディングができるのである。また多ビンになるとボンデ
ィング・パッドのピッチは最小限まで小さくするのでそ
の幅は狭くなり、配線の抵抗は増大するが、ＴＡＢ方式
によれば配？！４抵抗を小さくできるのである。
導体装置に有効である。すなわち半導体チップのビン数
が増えてもチップ・サイズはそれほど大きくはならず、
またセラミック側のボンディングφパッドのピッチは通
常のプロセスでは２００μｍ以下には縮まらない。この
ためチップ側のｔ概とボンディング・パッド間の距離は
ビン数が増大するに従って大きくなる一方である。通常
のアルミニウムの金Ｊｌ［よるボンディングでは両者間
の距離は８〜４朋が限界であり、これ以上開くとボンデ
ィングが困難となる。しかし、ＴＡＢ方式によれば金桟
線に銅を用い、その断面積が大きいので長い距離のボン
ディングができるのである。また多ビンになるとボンデ
ィング・パッドのピッチは最小限まで小さくするのでそ
の幅は狭くなり、配線の抵抗は増大するが、ＴＡＢ方式
によれば配？！４抵抗を小さくできるのである。
以上説明したように、本発明によれば半導体装置の配線
抵抗を下げることができ、ひいては誤動作や製造歩留を
上げることができる。特に１００ピ／以上の半導体装置
に効果が著しく、今後の高集積度半導体装置に広く応用
できるものである。
抵抗を下げることができ、ひいては誤動作や製造歩留を
上げることができる。特に１００ピ／以上の半導体装置
に効果が著しく、今後の高集積度半導体装置に広く応用
できるものである。
第１図１ａｌ、（ｂｌはそれぞれ本発明の実施例に係る
完全ＰＧＡ形半導体装置の平面図、断面図であり、第２
図（ａ）、ら）はそれぞれ本発明の別の実施例に係るＴ
ＡＢ方式の半導体装置の平面図、断面図である。第３図
は従来例に係る完全ＰＧＡ形半導体装置の断面図である
。第４図（ａ）、（ｂ）はそれぞれ従来例に係るＬＯＯ
形半導体装置の断面図、平面図である。 １・・・絶縁基板、 ８・・・半導体チップ、 ４・・・ボンディング・パッド、 ５・・・金属線、 ６・・・金属配線層、 ７・・・スルーホール、 ８・・・内側金属配線層、 ９・・・外部端子、 １０・・・絶縁被膜。 第１図（ｂ） 第１図（ａ） 兜２図（ｂ）
完全ＰＧＡ形半導体装置の平面図、断面図であり、第２
図（ａ）、ら）はそれぞれ本発明の別の実施例に係るＴ
ＡＢ方式の半導体装置の平面図、断面図である。第３図
は従来例に係る完全ＰＧＡ形半導体装置の断面図である
。第４図（ａ）、（ｂ）はそれぞれ従来例に係るＬＯＯ
形半導体装置の断面図、平面図である。 １・・・絶縁基板、 ８・・・半導体チップ、 ４・・・ボンディング・パッド、 ５・・・金属線、 ６・・・金属配線層、 ７・・・スルーホール、 ８・・・内側金属配線層、 ９・・・外部端子、 １０・・・絶縁被膜。 第１図（ｂ） 第１図（ａ） 兜２図（ｂ）
Claims (2)
- （１）半導体チップとそれを塔載した絶縁基板とを備え
、前記半導体チップの周囲の前記絶縁基板上にボンディ
ング・パッドが配列され、そのボンディング・パッドと
前記半導体チップ上の電極とが金属線により結線された
半導体装置において、 前記ボンディング・パッドと外部端子は、ボンディング
パッドより内側に設けられたスルーホールを介して 結線されていることを特徴とする半導体装置。 - （２）前記ボンディングパッドとスルーホールを結ぶ結
線は、絶縁被覆された金属配線層であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208617A JPS6185834A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208617A JPS6185834A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185834A true JPS6185834A (ja) | 1986-05-01 |
Family
ID=16559186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208617A Pending JPS6185834A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467947A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Ic package substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60759A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体素子キヤリア |
-
1984
- 1984-10-04 JP JP59208617A patent/JPS6185834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60759A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体素子キヤリア |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467947A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Ic package substrate |
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