JPS60759A - 半導体素子キヤリア - Google Patents
半導体素子キヤリアInfo
- Publication number
- JPS60759A JPS60759A JP58107684A JP10768483A JPS60759A JP S60759 A JPS60759 A JP S60759A JP 58107684 A JP58107684 A JP 58107684A JP 10768483 A JP10768483 A JP 10768483A JP S60759 A JPS60759 A JP S60759A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor element
- carrier
- bonding
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
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- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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- H10W70/655—Fan-out layouts
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体素子を搭載して配線基板等の外部接続
部材に実装する半導体素子キャリアに係り、更に詳しく
は、外部との接続部を内部（下面）に設けた半導体素子
キャリアの該接続部の導通検査に好適な半導体素子ギヤ
リアに関するものである。
部材に実装する半導体素子キャリアに係り、更に詳しく
は、外部との接続部を内部（下面）に設けた半導体素子
キャリアの該接続部の導通検査に好適な半導体素子ギヤ
リアに関するものである。
一般に半導体素子キャリアのポンデイングパ゛ターンを
外部、例えば配線基板に接続する接続部をキャリアベー
スの側面に設ける場合と内部（下面）に設ける場合があ
る。該接続部を側面に設けるより、内部（下面）に設け
る方が接続数を多くとることができる。半導体素子の高
密度化にともない、素子と外部との接続数は増加の傾向
にある。従って、午ヤリアベースの内部（下面）に外部
との接続部を設けた半導体素子が多く使用されるように
なっている。このような形式の従来の半導体素子キャリ
アの一例を第１図に示す。
外部、例えば配線基板に接続する接続部をキャリアベー
スの側面に設ける場合と内部（下面）に設ける場合があ
る。該接続部を側面に設けるより、内部（下面）に設け
る方が接続数を多くとることができる。半導体素子の高
密度化にともない、素子と外部との接続数は増加の傾向
にある。従って、午ヤリアベースの内部（下面）に外部
との接続部を設けた半導体素子が多く使用されるように
なっている。このような形式の従来の半導体素子キャリ
アの一例を第１図に示す。
第１図において、半導体素子キャリア７はキ・ヤリアベ
ース２とキャップ２よりなる。半導体素子１はキャリア
ベース２に搭載接合され、半・導体素子１とキャリアベ
ース２のボンディングパターン３とはワイヤボンディン
グにより接続されている。更に、キャリアベース２には
、ボンディングパターン３と下面の外部接続部との間の
内部配線５を設けである。キャップ２は半導体素子１及
び半導本素子１とボンディングパターン６間のワイヤを
保護する。半導体素子キャリヤ７は配線置板４に搭載さ
れ、その外部接続部は配線基板４の、、−Ｊ：んだ接続
部８にはんだ６にて接続されている。このように半導体
素子キャリヤ７と配線基板４とのけんだ接続部は、両者
の間の狭少な隙間の間に設けられているのでこの段階で
は接続部の導通倹査を実捲できなく接続部の導通不良が
あった場合、後の段階ではじめて発見されることになる
ので、組立作業の能率を低下し、コストを上昇する欠点
があるう〔発１月の目的〕 本発明の目的は、外部、列えば配線置板、とけんｌ′と
接続後、］αちにばんだ妾続部の導４倹査を実施するこ
とができる接ａ都を内部（下面）に設は半導体素子キャ
リアを提供するにある。
ース２とキャップ２よりなる。半導体素子１はキャリア
ベース２に搭載接合され、半・導体素子１とキャリアベ
ース２のボンディングパターン３とはワイヤボンディン
グにより接続されている。更に、キャリアベース２には
、ボンディングパターン３と下面の外部接続部との間の
内部配線５を設けである。キャップ２は半導体素子１及
び半導本素子１とボンディングパターン６間のワイヤを
保護する。半導体素子キャリヤ７は配線置板４に搭載さ
れ、その外部接続部は配線基板４の、、−Ｊ：んだ接続
部８にはんだ６にて接続されている。このように半導体
素子キャリヤ７と配線基板４とのけんだ接続部は、両者
の間の狭少な隙間の間に設けられているのでこの段階で
は接続部の導通倹査を実捲できなく接続部の導通不良が
あった場合、後の段階ではじめて発見されることになる
ので、組立作業の能率を低下し、コストを上昇する欠点
があるう〔発１月の目的〕 本発明の目的は、外部、列えば配線置板、とけんｌ′と
接続後、］αちにばんだ妾続部の導４倹査を実施するこ
とができる接ａ都を内部（下面）に設は半導体素子キャ
リアを提供するにある。
本発明による半導体素子キャリアは、半導体素子の搭載
部、該半導体素子とワイヤボンディングするノとめのボ
ンディングパターン、及び該ボンディングパターンを外
部と接続する化めの内部記編を有するギヤリアベースと
、搭・成された半導体素子を保護するキャンプよりなる
半導体素子キャリアにおいて、前記ボンディング／くタ
ーンが前記箪ヤ・グの外まＣ引き出されであることを特
数とする。
部、該半導体素子とワイヤボンディングするノとめのボ
ンディングパターン、及び該ボンディングパターンを外
部と接続する化めの内部記編を有するギヤリアベースと
、搭・成された半導体素子を保護するキャンプよりなる
半導体素子キャリアにおいて、前記ボンディング／くタ
ーンが前記箪ヤ・グの外まＣ引き出されであることを特
数とする。
以下、本発明Ｑ半導（＊素子キャリアを実施列に青づハ
て１悦明する。第２図は本発明の半導体素子ギヤリアの
一実施列の、屓断面図である。窮１図と同−都立は同一
符号で示しである。
て１悦明する。第２図は本発明の半導体素子ギヤリアの
一実施列の、屓断面図である。窮１図と同−都立は同一
符号で示しである。
・嘉１図の半導体素子キャリアと同様に、この半２＃＝
木素子ギヤリア７は、半導体素子１を搭載し、半導体素
ト１とワイヤボンディングするボンディングパターン３
及びポンプイングツくターン３を外部、実施列では配線
基板４、と接、読する為の内部配線５を有するキャリア
ベース２と半導本素子１及びボンディングワイヤを保１
英するキャップ２よりなっている。この半導体素子ギヤ
リア７ｒｔ１その内部配線５の先端の外部接続部を配（
腺基板４のはんだ接続部８とはんだ６にて接１読し、配
置線基板４に搭載される。以上は第１図に示す従来の半
導体１子キャリアと何等変らない。
木素子ギヤリア７は、半導体素子１を搭載し、半導体素
ト１とワイヤボンディングするボンディングパターン３
及びポンプイングツくターン３を外部、実施列では配線
基板４、と接、読する為の内部配線５を有するキャリア
ベース２と半導本素子１及びボンディングワイヤを保１
英するキャップ２よりなっている。この半導体素子ギヤ
リア７ｒｔ１その内部配線５の先端の外部接続部を配（
腺基板４のはんだ接続部８とはんだ６にて接１読し、配
置線基板４に搭載される。以上は第１図に示す従来の半
導体１子キャリアと何等変らない。
この半導体素子キャリア７では、ボンディングパターン
３がキャップ２の外まで引出され、ボンディングパター
ン５の延長部を検査用パターン１１としである。従って
、この検査用パターン１１に導通険査用筬触子を凄触さ
せることば容易である。＋配線基板４では、はんだ接続
部８が内部配線を経由して外部パターン１０に１気的に
４妾恍しであるので、検査用パターン１１と、配線基板
４の外部パターン１０に接触子全妾触させて導通倹査を
行なえば、はんだ接読部の良否を容易に判断することが
できる。
３がキャップ２の外まで引出され、ボンディングパター
ン５の延長部を検査用パターン１１としである。従って
、この検査用パターン１１に導通険査用筬触子を凄触さ
せることば容易である。＋配線基板４では、はんだ接続
部８が内部配線を経由して外部パターン１０に１気的に
４妾恍しであるので、検査用パターン１１と、配線基板
４の外部パターン１０に接触子全妾触させて導通倹査を
行なえば、はんだ接読部の良否を容易に判断することが
できる。
第３図の実施列に示すように、ギヤリアベース２内の内
部配線５を検査用パターン１１の下部に設けてもよい。
部配線５を検査用パターン１１の下部に設けてもよい。
また、第４図の実施列に示すヨウに、倹査・目パターン
１１をキャリアベース２の側面まで延時させてもよい。
１１をキャリアベース２の側面まで延時させてもよい。
第５図及び−ｇ６図は本発明の半導体素子ギヤリアのそ
れぞれ異なる実施列の下面図である。
れぞれ異なる実施列の下面図である。
キャリアベース２の下面の外部との接、読部（はんだ６
と同じ位置で、ちるので、はんだ６の符号で・代用する
。）は、第５図（（示すようにキャリアベース２の下面
全面（設すてもよく、Ｊ６図に示すように周辺に設けて
もよい。
と同じ位置で、ちるので、はんだ６の符号で・代用する
。）は、第５図（（示すようにキャリアベース２の下面
全面（設すてもよく、Ｊ６図に示すように周辺に設けて
もよい。
本発明の半導体素子ギヤリアを１吏用するときは、配線
基板等の外部接ｆ売部材と半導体素子キャリアを接続し
た段階で、接・先部の倹査を容易に実施できるので、接
、涜不良の場合は、この段階で半淳木素子キャリアのり
ペアーを行うことができ、これ（・ζより配線基板レベ
ルの不良を防ぐことができる。
基板等の外部接ｆ売部材と半導体素子キャリアを接続し
た段階で、接・先部の倹査を容易に実施できるので、接
、涜不良の場合は、この段階で半淳木素子キャリアのり
ペアーを行うことができ、これ（・ζより配線基板レベ
ルの不良を防ぐことができる。
第１図は陀東の半導体素子キャリアの一例のａ１断面図
１．窮２図、第５図及び茗４図は本発明の半導体素子キ
ャリアのそれぞれ異なる実施列の縦１所面図、′ｇ５図
及び第６図は本発明の半導本素子キャリアのそれぞれ異
なる実施列の下面図である。 １・・・半導体素子 ２．２・・半導体素子キャリアのベース及びキャップ ３・・・ワイヤボンディング用パターン４・・・配線基
板 ５・・・内部配、腺 ６・・・はん７ど ７・・・半導体素子キャリア ８・・・記、ｉｌ！基板のばん、′２１？Ｊ妾読部９．
１０・・・配線基板の内部配、嵌及び外部パターン１１
・・・検査用パターン（ボンディングパターンのノエ長
部） 代理人弁理士 高 橋 唱 夫 矛１図 第２図 第３図 第４図 第５図
１．窮２図、第５図及び茗４図は本発明の半導体素子キ
ャリアのそれぞれ異なる実施列の縦１所面図、′ｇ５図
及び第６図は本発明の半導本素子キャリアのそれぞれ異
なる実施列の下面図である。 １・・・半導体素子 ２．２・・半導体素子キャリアのベース及びキャップ ３・・・ワイヤボンディング用パターン４・・・配線基
板 ５・・・内部配、腺 ６・・・はん７ど ７・・・半導体素子キャリア ８・・・記、ｉｌ！基板のばん、′２１？Ｊ妾読部９．
１０・・・配線基板の内部配、嵌及び外部パターン１１
・・・検査用パターン（ボンディングパターンのノエ長
部） 代理人弁理士 高 橋 唱 夫 矛１図 第２図 第３図 第４図 第５図
Claims (1)
- 半導体素子の搭載部、該半導体素子とワイヤボンディン
グするだめのボンディングパターン及び該ボンディング
パターンを外部と接続するための内部配線を有する午ヤ
リアベースと、搭載された半導体素子を保護するキャッ
プよりなる半導体素子キャリアにおいて、前記ボンディ
ングパターンが前記キャップの外まで引き出されである
ことを特徴とする半導体素子キャリア。・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107684A JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107684A JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60759A true JPS60759A (ja) | 1985-01-05 |
Family
ID=14465343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107684A Pending JPS60759A (ja) | 1983-06-17 | 1983-06-17 | 半導体素子キヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185834A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置 |
| US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
| US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
-
1983
- 1983-06-17 JP JP58107684A patent/JPS60759A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185834A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置 |
| US5508556A (en) * | 1994-09-02 | 1996-04-16 | Motorola, Inc. | Leaded semiconductor device having accessible power supply pad terminals |
| US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
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