JPS6186838A

JPS6186838A - ビツト演算処理装置

Info

Publication number: JPS6186838A
Application number: JP59208267A
Authority: JP
Inventors: Toshihiko Ogura; 敏彦小倉; Hiroaki Aotsu; 青津　広明; Koichi Kimura; 光一木村; Kiichiro Urabe; 喜一郎占部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-05
Filing date: 1984-10-05
Publication date: 1986-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデジタル演算処理に係り、特にビットマツプデ
ィスプレイ等のビット演算処理に好適なビット演算処理
装置に関する。

〔発明の背景〕

従来の演算処理装置は、例えば市販されているマイク［
］コンピュータの命令に代表されるように、ビット演算
としては、算術シフト、論理シフト、ビットセット、ビ
ットリセットなどの演算があるか、それ以外の算術演算
、論理演算については、例えばバイト、ワードなどの固
定したピッ＋−ｉでしか演算できなかった。それ故、ビ
ットマツプディスプレイに９ける任意サイズの矩形を別
な位置の矩形と演算して格納する、いわゆるラスターオ
ペレーションを実現するためには、上記のビット演算だ
けでは足りず、任意のビット位置からの任意ビット幅の
データの演算を行うことができる必要がある。

これをマイクロコンピユータで実現するには、読み込ん
だデータをビットシフトシ、て位置を合わせ、演算を行
い、再度ビットシフトして格納場所と位置合わせを行い
格納場所のデータと併合演算を行った後、格納する必要
があるため多大な処理時間か゛か力１つ、高速動作は望
めなかった。この問題を解決する方法として、バレルシ
フタと併合回路を付加した例がＡＤＶＡＮＣｇＤＭＩｃ
ＲＯＤＲＶＩＣＥＳ　社よ’）％５Ａさｔ’ＬＴ：いる
。

（ＡＤＶＡＮＣＥＤ　ＭＩＣＲＯＤＲＶＩＣＥＳ　ｌ”
ｃマイクロプロセッサＡｍ　２９１１６　）。

このバレルシフタは、ビット位置を合わせるためのもの
であるが、演算処理装置の演算ビット幅は固定であり、
可変にできるとしても、例えば、８ビツトと１６ビツト
のように特定の値のみであり、任意ビット幅の演算は実
行できないという問題がある。

〔発明の目的〕

本発明の目的は、上記問題を解決するためになされたも
のであり、任意ビット位置、任意ビット幅のデータ間の
論理算術演算を高速に行うビット演算処理装置を提供す
ることにある。

〔発明の概要〕

ビットマツプディスプレイにおける矩形データ間のデー
タ演算、すなわちラスターオペレーションを実現するた
めには、任意ビット位置、任意ビット幅のデータ間の演
算を実現しなければならない。固定幅の演算処理装置の
人力データとして任意ビット幅の入力を可能とするため
に、入力データの不足ビットを補う方法が考えられる。

算術演算の場合、固定幅の演算処理装置でも、桁上げ、
桁借りを考えなければ固定幅以下のデータが０として演
算していると考えられるので、任意ビット幅の演算でも
、上位にデータを下位に０を補えば正しい結果が得られ
る。

この場合、演算結果だけでなく演算結果フラグも正しい
。しかしながら、桁上げ加算の場合は、正しい結果を得
るためＫは、下位に１を補う必要がある。論理演算の場
合、論理演算はビット巣位の演算であるため、演算結果
は常に正しいが、演算結果フラグが正しい値となるため
にはやはり補う値を変化させる必要がある。以上の結果
、算術論理演算で任意ビットの演算を行うためには、入
力データを上位ビットに置き、下位の不足ビットに、演
算により０または１を補うことで演算結果及び演算結果
フラグは正しい値を得ることができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。

第１図は実施例のビット演算処理装置のブロック図であ
る。１は被演算データ格納レジスタ、２は演算データ格
納レジスタ、３は被演算データ切り出し回路、４は演算
データ切り出し回路、５は演算処理装置、６は演算結果
併合回路、７は演算結果格納レジスタ、８は被演算デー
タ切り出し位置格納レジスタ、９は演算データ切り出し
位置格納レジスタ、１０は切り出し幅格納レジスタ、１
１は併合位置格納レジスタ、１２は演算指定レジスタ、
１３は演算デコード回路、１１は被演算データ、工２は
演算データ、工３は被演算切り出しデータ、Ｉ４は演算
切り出しデータ・、ＩＳｌは被演算切り出し位置データ
、工Ｓ２は演算切り出し位置データ、Ｗは切り出し幅、
Ｒ１は演算結果、Ｄは併合位置データ、Ｍは書き込みマ
スクデータ、Ｒ２は演算併合データ、Ｒ３は演算格納デ
ータ、ＦＣは演算指定コード、Ｆは演算デコードデータ
である。　。

本実施例では説明を簡琳にするために、演算処理装置５
の演算ビット幅を４ビツトとし、それに伴い、被演算デ
ータ１１、演算データエ２、マスクデータ量１演算併合
データＲ２は演算処理装置５の演算ビット幅の２倍の８
ビツトとし、被演算切り出しデータＩ３、演算切り出し
データＩ４、演算結果Ｒ１は演算処理装置５の演算ビッ
ト幅と同じ４ビツトとし、被演算切り出し位置データＩ
８１、演算切り出し位置データエＳ２、切り出し幅Ｗ１
併合位置データＤは演算処理装置５の演算ビット幅の２
を底とする対数値である２ビツトとして動作の説明をす
る。

第２図は被演算データ切り出し回路３の出力関数表であ
る。ここで、ｌ５１０は被演算切り出し位置データＩ８
１の上位１ビツト、ｌ５ＩＩは被演算切り出し位置デー
タＩＳＩの下位１ビツトを示し、ＷＯは切り出し幅Ｗの
上位１ビツト、Ｗｌは切り出し幅Ｗの下位１ビツトを示
し、Ｉ３゜〜Ｉ３３は、被演算切り出しデータエ３の４
ビツト出力データ（Ｉ３Ｇが最上位ピッｌ−１Ｉ３３が
最下位ビット）を示し、１１０〜１１７は被演算データ
１１の８ピツ）　（ＩＩＧが最上位ビット、丁１７が最
下位ビット）を示し、ｐｃｉ演算デコードデータを示す
。被演算データ切り出し回路３は、Ｗｏ＝　Ｑ　、Ｗ１
＝　０すなわちＷ−Ｏの時、出力データのＩ３１〜Ｉ３
３はＦとなり、Ｗ＝１の時（ＷＯ＝０　、Ｗｌ　＝　１
　）でＩ３２．Ｉ３３がＦとなり、Ｗ＝２の時（Ｗｏ＝
　１　、Ｗ１＝　０　）　Ｉ３ａ　＝　Ｆとなり、Ｗ＝
ａ（ＤＱ　（Ｗｏ＝　１　、Ｗｘ＝　１　）　ｔｆｊカ
テータエ３０〜工３３は全て有効データとなる。

すなわち切り出し幅Ｗは、実際にはＷ＋１ビットを切り
出し幅とし、１ビツトの切り出しから４ビツトの切り出
しまでを行う回路としている。被演算切り出し位置デー
タＩ８１は、ｌ５１＝０の時（ｌ５１０＝Ｏ、ｌ５１１
＝Ｏ）被演算データ１１の最上位ビントエ１０からのＷ
＋１ビット？指定し、ｌ８１＝１の時（ＩＳ１０＝Ｏ。

ｌ８１１＝１）被演算データ１１の２番目のビット■１
１からのＷ＋１ビットを指定し、以下同様に、ｌ５１＝
２では３番目のビット１１２からのデータを、ｌ８１＝
３では４番目のビット１１３からのデータを切り出す。

第３図は演算データ切り出し回路４の出力関数表である
。演算データ切り出し回路４の構成は、被演算データ切
り出し回路３の構成と同一であり、入力信号のＩＳｌを
Ｉ８２．１１をＩ２とし、出力信号の工３をＩ４とし、
切り出し幅Ｗは同じとしであるだけで、被演算データ切
り出し回路３と同様の動作をする。

第、４図は、演算処理装置５の演算指定コードＦＣと演
算デコードデータＦ１演算棟別の表を示す。表中のＡは
被演算データを、Ｂは演算データを示しており、＋は論
理和、−は論理積、Ａは人の否定、■は排他的論理和、
ｐｌｕｓは算術加算、ｍｆｎｕｓは算術減算、ｃａｒｒ
ｙは桁上げフラグ、Ｂｏｒｒｏｗは桁借りフラグを示し
ている。

第５図、第６図は演算結果併合回路６の出力関数表であ
る。第５図は演算併合データＲ２の出力関数表であり、
第６図は書き込みマスクデータＭの出力関数表である。

第２図、第３図と同様に、各信号のビットデータは、添
字な０から順番に付加して示しである。演具併合データ
Ｒ２は、第５図の表に示すように切り出し幅Ｗには依存
せず、併合位置データＤと演算結果Ｒ１のみの関数であ
る。ｌ）ｗＱの時、演算併合データＲ２の最上位ビット
Ｒ２０からＲ２３までの４ビツトに演算結果ＲＩＯから
ＲＩＳまでの４ビツトが出力し、Ｄ＝１の時、Ｒ２１か
らＲ２４までに、Ｄ＝２の時、Ｒ２２からＲ２５までに
、Ｄ＝３の時、Ｒ２３からＲ２６までに演算結果Ｒ１は
出力する。

以上に示した以外の演算併合データ凡２の各ビットはＯ
となる。

萼き込みマスクデータＭは、第６図の表に示すように、
併合位置データＤと切り出し幅Ｗの関数である。切り出
し幅Ｗ−ｂ″−Ｏの時、書き込みマスクデータＭの中の
１ビツトが１となり残りのビットは０となる。ｗ＝ｌの
時は書き込みマスクデータＭの連続２ビットが１となり
残りは０となる。Ｗ＝２では書き込みマスクデータの連
続３ビツト、そしてＷ＝、３では連続４ビツトが１とな
り残りのビットはＯとなる。併合位置データＤにより、
書き込みマスクデータＭの１になるビット位置が求まり
、Ｄ＝０ではＭＯからのＷ＋１ビットが、Ｄ＝１ではＭ
ｌからのＷ＋１ビットが、Ｄ＝２ではＭ２からのＷ＋１
ビットが、Ｄ＝３ではＭ３からのＷ＋１ビットが１とな
り、残りのビットは０となる。

第７図に演算結果格納レジスタ７の出力関数表を示す。

演算結果格納レジスタ７は８ビツトのレジスタであり、
演算併合データＲ２と書き込みマスクデータＭの関数で
表現される。書き込みマスクデータＭのｉ番目のビット
ＭｉがＯの時、演算格納データＲ３のｉ番目のビットＲ
３１はＲ３ｉ、すなわち変更しない。Ｍｉが１の時、Ｒ
３１は演算併合データＲ２のｉ番目のピッ）Ｒ２１に書
き換えられる。ここで、ｉはＯから７までの任意の値で
ある。

Ｍ８図はビットマツプディスプレイ上のラスターオペレ
ーションの夷行例を説明するための図である。第８図は
、ＳＡ、ＳＢの人力矩形データなりＳＴで示す矩形エリ
アに演算して格納している状態である。ビットマツプデ
ィスプレイのメモリは通常のメモリと同様に、例えば８
ビツト、１６ビツト等の語単位で構成され、処理装置も
語単位に読み出し、書き込みを行う。入力矩形データ８
Ａ、８Ｂと格納エリアＤＳＴの位置の指定をビット巣位
に行うために、入力矩形データ８Ａ、８Ｂと格納エリア
ＤＳＴは語境界とずれたビット位置にデータが存在する
場合がある。このように、ビット位置がずれた場合の、
実施例のビット演算処理装置の動作例が第９図に示され
る。

第９図では、被演算データエ１のビット位置ＩＳＩを１
とし、演算データエ２０ビット位置Ｉ８２を３とし、演
算データ幅Ｗを２としている。また、被演算データ１１
のビット位置１からの３ビツトを１００とし、演算デー
タＩ２のビット位置３からの３ビツトを００１としてい
る。被演算データ切り出し回路３は被演算データエ１を
切り出しビット位置Ｉ８１の値１と切り出し幅Ｗの値２
により、被演算データエ１のビット位置１からの３ビツ
ト（１００）を切り出し、１ビツトのＯを最下位ビット
に付加して被演算切り出しデータエ３とする。演算デー
タ切り出し回路４も同一にして、演算切り出しデータＩ
４を出力する。演算処理装置５は被演算切り出しデータ
エ３と演算切り出しデータエ４を演算し、演算結果Ｒ１
を出力する。第９図の例では演算処理装置５は論理和を
実行している。

演算結果併合回路６は、切り出し幅Ｗの値と併合位置り
の値により、演算結果Ｒ１の上位３ビツト（１０１）を
演算格納データＲ３のビット位置３からの３ビツトに併
合する。

以上の結果、被演算データエ１と演算データＩ２を切り
出し演算を行い、演算格納データＲ３へ併合することが
できる。なお、本実施例では演算に論理和を用いたが、
否定、論理積等の論理演算でもよいことは明らかである
。算術演算の場合は、第９図の例のように、演算処理装
置５の演算ビット幅（４ビツト）より演算データのビッ
ト幅が小さい時、下位ビットにＯが補われ、０と０の算
術演算はＯとなり、桁上げ、桁借りがないので上位のビ
ットの算術演算に影響を与えないため、少ないビット幅
の算術演算が実行できる。桁上げ加算の場合には、演算
デコードデータＦが１となり、桁上げがあれば、有効ビ
ット位置まで桁上げが伝わり、桁上げ計算が実行できる
。なお、本実施例では、演算デコードデータＦは被演算
切り出しデータＩ８３にのみ補っているが、別な演算デ
コードデータを演算切り出しデータＩＳＡに補っても同
様に実行できることは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、任意ビット位置
、任意ビット幅の論理算術演算が１命令で実行できるの
で、ビット演算処理の高速化を図れることができるとい
う効果がある。

【図面の簡単な説明】

第１図は実施例のビット演算処理装置のブロック図、第
２図は被演算データ切り出し回路の出力関数表、第３図
は演算データ切り出し回路の出力関数表、第４図は演算
デコードデータ、演算種別衣、第５図、第６図は演算結
果併合回路の出力関数表、第７図は演算結果格納レジス
タの出力関数表、第８図はラスターオペレーションの実
施例を説明するための図、第９図は実施例のビット演算
処理装置の動作例を示す図である。１・・・被演算データ格納レジスタ２・・・演算データ格納レジスタ３・・・被演算データ切り出し回路４・・・演算データ切り出し回路５・・・演算処理装置　　６・・・演算結果併合回路７
・・・演算結果格納レジスタ８・・・被演算データ切り出し位置格納レジスタ９・・
・演算データ切り出し位置格納レジスタ１０・・・切り
出し幅格納レジスタ１１・・・併合位置格納レジスタ１２・・・演算指定レジスタ１３・・・演算デコード回路１１・・・被演算データ　エ２・・・演算データＩ３・
・・被演算切り出しデータＩ４・・・演算切り出しデータＩ８１・・・被演算切り出し位置データＩＳ２・・・演
算切り出し位置データＷ・・・切り出し幅　　　Ｒ１・・・演算結果Ｄ・・・
併合位置データＭ・・・書き込みマスクデータＲ２・・・演算併合データ凡３・・・演算格納データＦＣ・・・演算指定コードＦ・・・演算デコードデータ第　１　閃躬　３乙第５肥￥ｇｃ括７カ妃；Ｏ〜７第δ目

Claims

【特許請求の範囲】１、デジタルデータの算術演算及び論理演算を行なう演
算処理装置において、演算データ及び被演算データの１
部分を切り出す第１の手段と、該第１の手段によって切
り出された演算データ及び被演算データを演算する演算
処理装置と、該演算処理装置の演算出力データを演算結
果格納記憶装置のデータと併合して記憶する第２の手段
とを設けたことを特徴とするビット演算処理装置。２、特許請求の範囲第１項において、前記第１の手段に
おける切り出しを、切り出し位置及び切り出し幅を記憶
するレジスタを設け、該レジスタの内容により、入力デ
ータの切り出しを行うことを特徴とするビット演算処理
装置。３、特許請求の範囲第１項において、前記第２の手段に
おける併合を、併合位置及び併合幅を記憶するレジスタ
を設け、該レジスタの内容により、前記演算結果格納記
憶装置のデータと併合して記憶することを特徴とするビ
ット演算処理装置。４、特許請求の範囲第１項または第２項または第３項に
おいて、前記切り出し幅記憶レジスタと前記併合幅記憶
レジスタを同一のレジスタとし、同一の幅で切り出し併
合を行うことを特徴とするビット演算処理装置。５、特許請求の範囲第１項または第２項において、前記
切り出し幅が、前記演算処理装置の演算ビット幅よりも
小さい場合、切り出された演算データ及び被演算データ
の下位に演算ビット幅と同一のビット幅となるように１
つ以上の０を付加して演算することを特徴とするビット
演算処理装置。６、特許請求の範囲第１項または第２項において、前記
切り出し幅が、前記演算処理装置の演算ビット幅よりも
小さい場合、切り出された演算データと被演算データの
ビット幅が演算ビット幅と同一になるように、演算デー
タ及び被演算データの一方の下位に１つ以上の０を付加
し、他方の下位に１つ以上の１を付加して演算すること
を特徴とするビット演算処理装置。７、特許請求の範囲第１項または第２項において、前記
切り出し幅が、前記演算処理装置の演算ビット幅よりも
小さい場合、演算処理装置の演算種別に対応して、被演
算データ、演算データの下位に０または１を付加して演
算することを特徴とするビット演算処理装置。