JPH0588890A - データ処理方法 - Google Patents
データ処理方法Info
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- JPH0588890A JPH0588890A JP25120691A JP25120691A JPH0588890A JP H0588890 A JPH0588890 A JP H0588890A JP 25120691 A JP25120691 A JP 25120691A JP 25120691 A JP25120691 A JP 25120691A JP H0588890 A JPH0588890 A JP H0588890A
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Abstract
(57)【要約】
【目的】並列演算により、プログラムステップ数の一層
の減少を図ることを目的とする。 【構成】１つの命令語中に、動作の種類を指定する部分
とオペランドの格納先を指定する部分とを含み、指定さ
れた格納先のオペランドに対して指定された動作を実行
するデータ処理方法であって、前記オペランドの格納先
を指定する部分を第１から第４までの４つの部分とし、
第１の部分と第２の部分で指定された２つの格納先のオ
ペランドに対して指定された動作を実行するとともに、
第３の部分と第４の部分で指定された２つの格納先のオ
ペランドに対しても指定された動作を実行することを特
徴とする。
の減少を図ることを目的とする。 【構成】１つの命令語中に、動作の種類を指定する部分
とオペランドの格納先を指定する部分とを含み、指定さ
れた格納先のオペランドに対して指定された動作を実行
するデータ処理方法であって、前記オペランドの格納先
を指定する部分を第１から第４までの４つの部分とし、
第１の部分と第２の部分で指定された２つの格納先のオ
ペランドに対して指定された動作を実行するとともに、
第３の部分と第４の部分で指定された２つの格納先のオ
ペランドに対しても指定された動作を実行することを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理方法に関す
る。コンピュータ等、データ処理装置で用いられる命令
語は、動作（処理や演算）の種類を指定する部分（ｏｐ
ｃｏｄｅ：オペレーションコード）と、演算の対象とな
るオペランド（ｏｐｅｒａｎｄ：演算数）を指定する部
分（メモリ直接指定の場合にはアドレス部）とを含んで
構成される。
る。コンピュータ等、データ処理装置で用いられる命令
語は、動作（処理や演算）の種類を指定する部分（ｏｐ
ｃｏｄｅ：オペレーションコード）と、演算の対象とな
るオペランド（ｏｐｅｒａｎｄ：演算数）を指定する部
分（メモリ直接指定の場合にはアドレス部）とを含んで
構成される。
【０００２】命令語中のアドレス部の数により、１アド
レス方式、２アドレス方式、または、３アドレス方式に
分けられる。１アドレス方式 演算はアキュムレータとアドレス部（１個）の指定する
オペランド間で行われ、演算結果はアキュムレータに格
納される。命令語が短く解読も容易なために、簡易なシ
ステムに用いられることが多い。２アドレス方式 １つの命令語中に２つのアドレス部があり、これらによ
って２個のレジスタ（またはメモリ、以下レジスタで代
表）を指定する。演算は２個のレジスタ内のオペランド
に対して行われ、結果は２個のレジスタの一方に書き戻
される。３アドレス方式 ２アドレス方式を拡張して３つのアドレスを持ち、例え
ば （Ａ）＋（Ｂ）→（Ｃ） の形で演算を行う。すなわち、アドレスＡのオペランド
とアドレスＢのオペランドに対して演算を行い、その結
果をアドレスＣに格納する。１命令の機能が高くなり、
プログラムステップ数を少なくできる反面、命令語が長
くなる短所を持つ。
レス方式、２アドレス方式、または、３アドレス方式に
分けられる。１アドレス方式 演算はアキュムレータとアドレス部（１個）の指定する
オペランド間で行われ、演算結果はアキュムレータに格
納される。命令語が短く解読も容易なために、簡易なシ
ステムに用いられることが多い。２アドレス方式 １つの命令語中に２つのアドレス部があり、これらによ
って２個のレジスタ（またはメモリ、以下レジスタで代
表）を指定する。演算は２個のレジスタ内のオペランド
に対して行われ、結果は２個のレジスタの一方に書き戻
される。３アドレス方式 ２アドレス方式を拡張して３つのアドレスを持ち、例え
ば （Ａ）＋（Ｂ）→（Ｃ） の形で演算を行う。すなわち、アドレスＡのオペランド
とアドレスＢのオペランドに対して演算を行い、その結
果をアドレスＣに格納する。１命令の機能が高くなり、
プログラムステップ数を少なくできる反面、命令語が長
くなる短所を持つ。
【０００３】
【従来の技術】図６は３２ビット長の従来の命令語であ
る。この図において、ｏｐｃｏｄｅは命令コード部、ｒ
ｄ、ｒｓ１およびｒｓ２は３つのアドレス部であり、ｏ
ｐｃｏｄｅはビット２４からビット３１までの８ビット
に割り当てられ、ｒｓ１、ｒｓ２およびｒｄは、それぞ
れビット０からビット４、ビット１４からビット１８、
あるいは、ビット１９からビット２３までの各５ビット
づつに割り当てられている。なお、ビット５からビット
１２までの８ビットは、使用されない無効ビット（ｉｇ
ｎｏｒｅｄ）である。また、この命令語は、図７に示す
ように、ビット０からビット１２までを既値とすること
もある。
る。この図において、ｏｐｃｏｄｅは命令コード部、ｒ
ｄ、ｒｓ１およびｒｓ２は３つのアドレス部であり、ｏ
ｐｃｏｄｅはビット２４からビット３１までの８ビット
に割り当てられ、ｒｓ１、ｒｓ２およびｒｄは、それぞ
れビット０からビット４、ビット１４からビット１８、
あるいは、ビット１９からビット２３までの各５ビット
づつに割り当てられている。なお、ビット５からビット
１２までの８ビットは、使用されない無効ビット（ｉｇ
ｎｏｒｅｄ）である。また、この命令語は、図７に示す
ように、ビット０からビット１２までを既値とすること
もある。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
命令語形式は、アドレス部が３つのいわゆる３アドレス
方式であるため、例えば （ｒｓ１）＋（ｒｓ２）→（ｒｄ） のように１命令／１演算しか行うことができず、プログ
ラムステップをより一層減少しようとする場合に限界が
ある。
命令語形式は、アドレス部が３つのいわゆる３アドレス
方式であるため、例えば （ｒｓ１）＋（ｒｓ２）→（ｒｄ） のように１命令／１演算しか行うことができず、プログ
ラムステップをより一層減少しようとする場合に限界が
ある。
【０００５】そこで、本発明は、並列演算により、プロ
グラムステップ数の一層の減少を図ることを目的とす
る。
グラムステップ数の一層の減少を図ることを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、１つの命令語中に、動作の種類を指定す
る部分とオペランドの格納先を指定する部分とを含み、
指定された格納先のオペランドに対して指定された動作
を実行するデータ処理方法であって、前記オペランドの
格納先を指定する部分を第１から第４までの４つの部分
とし、第１の部分と第２の部分で指定された２つの格納
先のオペランドに対して指定された動作を実行するとと
もに、第３の部分と第４の部分で指定された２つの格納
先のオペランドに対しても指定された動作を実行するこ
とを特徴とする。
成するために、１つの命令語中に、動作の種類を指定す
る部分とオペランドの格納先を指定する部分とを含み、
指定された格納先のオペランドに対して指定された動作
を実行するデータ処理方法であって、前記オペランドの
格納先を指定する部分を第１から第４までの４つの部分
とし、第１の部分と第２の部分で指定された２つの格納
先のオペランドに対して指定された動作を実行するとと
もに、第３の部分と第４の部分で指定された２つの格納
先のオペランドに対しても指定された動作を実行するこ
とを特徴とする。
【０００７】
【作用】本発明では、１つの命令語で１度に４つのオペ
ランドが指定され、例えば、４つのオペランドをａ、
ｂ、ｃ、ｄとし、当該命令語の命令種別を加算とする
と、ａ＋ｂ＝ｂおよびｃ＋ｄ＝ｄが演算される。すなわ
ち、かかる２つの式の並列演算が可能になる。
ランドが指定され、例えば、４つのオペランドをａ、
ｂ、ｃ、ｄとし、当該命令語の命令種別を加算とする
と、ａ＋ｂ＝ｂおよびｃ＋ｄ＝ｄが演算される。すなわ
ち、かかる２つの式の並列演算が可能になる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係るデータ処理方法を適用
したデータ処理装置の一実施例を示す図である。このデ
ータ処理装置で使用する命令語ｍは、例えば３２ビット
長であり、その形式は図１に示すように、動作の種類を
指定する命令コード部分ｏｐｃｏｄｅとオペランドの格
納先（レジスタまたはメモリ）を指定する４つの部分ｒ
ｄ１、ｒｓ１、ｒｄ２、ｒｓ２を含むものである。
する。図１〜図５は本発明に係るデータ処理方法を適用
したデータ処理装置の一実施例を示す図である。このデ
ータ処理装置で使用する命令語ｍは、例えば３２ビット
長であり、その形式は図１に示すように、動作の種類を
指定する命令コード部分ｏｐｃｏｄｅとオペランドの格
納先（レジスタまたはメモリ）を指定する４つの部分ｒ
ｄ１、ｒｓ１、ｒｄ２、ｒｓ２を含むものである。
【０００９】ｏｐｃｏｄｅはビット２４からビット３１
までの８ビットに割り当てられ、また、ｒｄ１はビット
１９からビット２３までの５ビットに割り当てられ、ｒ
ｓ１はビット１４からビット１８までの５ビットに割り
当てられる。さらに、ｒｄ２はビット８からビット１２
までの５ビットに割り当てられ、ｒｓ２はビット０から
ビット４までの５ビットに割り当てられる。
までの８ビットに割り当てられ、また、ｒｄ１はビット
１９からビット２３までの５ビットに割り当てられ、ｒ
ｓ１はビット１４からビット１８までの５ビットに割り
当てられる。さらに、ｒｄ２はビット８からビット１２
までの５ビットに割り当てられ、ｒｓ２はビット０から
ビット４までの５ビットに割り当てられる。
【００１０】４つの部分ｒｄ１、ｒｓ１、ｒｄ２、ｒｓ
２の内容に従って４つの格納先が指定され、全部で４つ
のオペランドが取り出される。以下、ｒｄ１、ｒｓ１、
ｒｄ２、ｒｓ２に括弧付きの添字Ｖを付した場合はその
部分の内容（例えばレジスタ指定値やメモリアドレス
値）を表すものとし、あるいは、括弧付きの添字Ｏを付
した場合はその部分の内容に従って取り出されたオペラ
ンド（演算数）を表すものとする。
２の内容に従って４つの格納先が指定され、全部で４つ
のオペランドが取り出される。以下、ｒｄ１、ｒｓ１、
ｒｄ２、ｒｓ２に括弧付きの添字Ｖを付した場合はその
部分の内容（例えばレジスタ指定値やメモリアドレス
値）を表すものとし、あるいは、括弧付きの添字Ｏを付
した場合はその部分の内容に従って取り出されたオペラ
ンド（演算数）を表すものとする。
【００１１】図２はデータ処理装置の要部構成図であ
り、１０はレジスタファイル、１１は第１演算ユニッ
ト、１２はマルチプレクサ、１３は第２演算ユニットで
ある。レジスタファイル１０は、上記形式の命令語を格
納する命令レジスタや多数の汎用レジスタ等を含み、第
１演算ユニット１１は、レジスタファイル１０から取り
出された４つのオペランドｒｄ１(O)、ｒｓ１(O)、ｒｄ
２(O)、ｒｓ２(O)のうちの１組「ｒｄ２(O)、ｒｓ
２(O)」に対し、ｏｐｃｏｄｅによって指定された種類
の演算を実行する。マルチプレクサ１２は、ｒｄ１(O)
とｒｓ２(O)の一方を選択し、第２演算ユニット１３
は、マルチプレクサ１２の出力「ｒｄ１(O)／ｒｓ
２(O)」と「ｒｓ１(O)」に対し、ｏｐｃｏｄｅで指定さ
れた種類の演算を実行する。
り、１０はレジスタファイル、１１は第１演算ユニッ
ト、１２はマルチプレクサ、１３は第２演算ユニットで
ある。レジスタファイル１０は、上記形式の命令語を格
納する命令レジスタや多数の汎用レジスタ等を含み、第
１演算ユニット１１は、レジスタファイル１０から取り
出された４つのオペランドｒｄ１(O)、ｒｓ１(O)、ｒｄ
２(O)、ｒｓ２(O)のうちの１組「ｒｄ２(O)、ｒｓ
２(O)」に対し、ｏｐｃｏｄｅによって指定された種類
の演算を実行する。マルチプレクサ１２は、ｒｄ１(O)
とｒｓ２(O)の一方を選択し、第２演算ユニット１３
は、マルチプレクサ１２の出力「ｒｄ１(O)／ｒｓ
２(O)」と「ｒｓ１(O)」に対し、ｏｐｃｏｄｅで指定さ
れた種類の演算を実行する。
【００１２】図３は演算ユニット１１、１３に共通の図
であり、２つのオペランドに対してＡＬＵ１４による演
算および乗算器１５による演算を実行し、演算の種類
（例えば加算や乗算）に応じてマルチプレクサを切り換
え、どちらか一方の演算結果を出力する。ここで、演算
の種類が「乗算」（ｍｌｔ命令）の場合には、次の２つ
の演算が実行される。
であり、２つのオペランドに対してＡＬＵ１４による演
算および乗算器１５による演算を実行し、演算の種類
（例えば加算や乗算）に応じてマルチプレクサを切り換
え、どちらか一方の演算結果を出力する。ここで、演算
の種類が「乗算」（ｍｌｔ命令）の場合には、次の２つ
の演算が実行される。
【００１３】 （ｒｓ１(V)）×（ｒｄ１(V)）→（ｒｄ１(V)） （ｒｓ２(V)）×（ｒｄ２(V)）→（ｒｄ２(V)） すなわち、 （１） １つの演算は、ｒｓ１の内容ｒｓ１(V)で指定
された格納先（例えばレジスタファイル１０内の所定レ
ジスタｒ０）から取り出されたオペランドｒｓ１
(O)と、ｒｄ１の内容ｒｄ１(V)で指定された格納先（例
えばレジスタファイル１０内の所定レジスタｒ２）から
取り出されたオペランドｒｄ１(O)とに対し、乗算を実
行してその結果を再びレジスタｒ２に書き戻すという一
連の処理である。 （２） また、他の１つの演算は、ｒｓ２の内容ｒｓ２
(V)で指定された格納先（例えばレジスタファイル１０
内の所定レジスタｒ０）から取り出されたオペランドｒ
ｓ２(O)と、ｒｄ１の内容ｒｄ２(V)で指定された格納先
（例えばレジスタファイル１０内の所定レジスタｒ４）
から取り出されたオペランドｒｄ２(O)とに対し、乗算
を実行してその結果を再びレジスタｒ４に書き戻すとい
う一連の処理である。
された格納先（例えばレジスタファイル１０内の所定レ
ジスタｒ０）から取り出されたオペランドｒｓ１
(O)と、ｒｄ１の内容ｒｄ１(V)で指定された格納先（例
えばレジスタファイル１０内の所定レジスタｒ２）から
取り出されたオペランドｒｄ１(O)とに対し、乗算を実
行してその結果を再びレジスタｒ２に書き戻すという一
連の処理である。 （２） また、他の１つの演算は、ｒｓ２の内容ｒｓ２
(V)で指定された格納先（例えばレジスタファイル１０
内の所定レジスタｒ０）から取り出されたオペランドｒ
ｓ２(O)と、ｒｄ１の内容ｒｄ２(V)で指定された格納先
（例えばレジスタファイル１０内の所定レジスタｒ４）
から取り出されたオペランドｒｄ２(O)とに対し、乗算
を実行してその結果を再びレジスタｒ４に書き戻すとい
う一連の処理である。
【００１４】図４はかかる２つの演算を含むいくつかの
命令ステップを示す図であり、４つのｍｌｔ命令（乗算
命令）の後にａｄｄ命令（加算命令）を続けた例であ
る。１行目に書かれたｍｌｔ命令が上記２つの演算
（１）（２）に対応する。なお、命令の右側に書かれた
コードは、各命令の内容を２進数で表したものである。
例えばｏｐｃｏｄｅコードの［１１１０１０００］は乗
算を表し、ｒｄ１コードの［０００１０］はレジスタ番
号［ｒ２］を表し、ｒｓ１コードの［０００００］はレ
ジスタ番号［ｒ０］を表し、ｒｄ２コードの［００１０
０］はレジスタ番号［ｒ４］を表し、ｒｓ２コードの
［０００００］はレジスタ番号［ｒ０］を表している。
命令ステップを示す図であり、４つのｍｌｔ命令（乗算
命令）の後にａｄｄ命令（加算命令）を続けた例であ
る。１行目に書かれたｍｌｔ命令が上記２つの演算
（１）（２）に対応する。なお、命令の右側に書かれた
コードは、各命令の内容を２進数で表したものである。
例えばｏｐｃｏｄｅコードの［１１１０１０００］は乗
算を表し、ｒｄ１コードの［０００１０］はレジスタ番
号［ｒ２］を表し、ｒｓ１コードの［０００００］はレ
ジスタ番号［ｒ０］を表し、ｒｄ２コードの［００１０
０］はレジスタ番号［ｒ４］を表し、ｒｓ２コードの
［０００００］はレジスタ番号［ｒ０］を表している。
【００１５】以上述べたように、本実施例では、１つの
命令語ｍのオペランドの格納先を指定する部分を、ｒｓ
１、ｒｄ１、ｒｓ２、ｒｄ２、すなわち第１から第４ま
での４つの部分とし、第１の部分（ｒｓ１）と第２の部
分（ｒｄ１）で指定された２つの格納先のオペランドに
対し、ｏｐｃｏｄｅによって指定された演算を実行する
とともに、第３の部分（ｒｓ２）と第４の部分（ｒｄ
２）で指定された２つの格納先のオペランドに対して
も、指定された演算を同時並行的に実行することができ
る。したがって、並列演算により、プログラムステップ
数の一層の減少を図ることができる。
命令語ｍのオペランドの格納先を指定する部分を、ｒｓ
１、ｒｄ１、ｒｓ２、ｒｄ２、すなわち第１から第４ま
での４つの部分とし、第１の部分（ｒｓ１）と第２の部
分（ｒｄ１）で指定された２つの格納先のオペランドに
対し、ｏｐｃｏｄｅによって指定された演算を実行する
とともに、第３の部分（ｒｓ２）と第４の部分（ｒｄ
２）で指定された２つの格納先のオペランドに対して
も、指定された演算を同時並行的に実行することができ
る。したがって、並列演算により、プログラムステップ
数の一層の減少を図ることができる。
【００１６】なお、オペランドの格納先を指定する４つ
の部分の１つ（ｒｓ２）を、図５に示すように、既値と
しても構わない。
の部分の１つ（ｒｓ２）を、図５に示すように、既値と
しても構わない。
【００１７】
【発明の効果】本発明によれば、１つの命令語のオペラ
ンドの格納先を指定する部分を第１から第４までの４つ
の部分としたので、第１の部分と第２の部分で指定され
た２つの格納先のオペランドに対して指定された動作を
実行するとともに、第３の部分と第４の部分で指定され
た２つの格納先のオペランドに対しても指定された動作
を実行することができ、並列演算により、プログラムス
テップ数の一層の減少を図ることができる。
ンドの格納先を指定する部分を第１から第４までの４つ
の部分としたので、第１の部分と第２の部分で指定され
た２つの格納先のオペランドに対して指定された動作を
実行するとともに、第３の部分と第４の部分で指定され
た２つの格納先のオペランドに対しても指定された動作
を実行することができ、並列演算により、プログラムス
テップ数の一層の減少を図ることができる。
【図１】一実施例の命令フォーマットである。
【図２】一実施例のデータ処理装置の要部構成図であ
る。
る。
【図３】一実施例の演算ユニットの構成図である。
【図４】一実施例の命令コード図である。
【図５】一実施例の他の命令フォーマットである。
【図６】従来例の命令フォーマットである。
【図７】従来例の他の命令フォーマットである。
ｍ：命令語 ｏｐｃｏｄｅ：命令コード部分 ｒｄ１、ｒｓ１、ｒｄ２、ｒｓ２：４つの部分
Claims (1)
- 【請求項１】１つの命令語中に、動作の種類を指定する
部分とオペランドの格納先を指定する部分とを含み、指
定された格納先のオペランドに対して指定された動作を
実行するデータ処理方法であって、 前記オペランドの格納先を指定する部分を第１から第４
までの４つの部分とし、 第１の部分と第２の部分で指定された２つの格納先のオ
ペランドに対して指定された動作を実行するとともに、 第３の部分と第４の部分で指定された２つの格納先のオ
ペランドに対しても指定された動作を実行することを特
徴とするデータ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120691A JPH0588890A (ja) | 1991-09-30 | 1991-09-30 | データ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120691A JPH0588890A (ja) | 1991-09-30 | 1991-09-30 | データ処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588890A true JPH0588890A (ja) | 1993-04-09 |
Family
ID=17219277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25120691A Withdrawn JPH0588890A (ja) | 1991-09-30 | 1991-09-30 | データ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588890A (ja) |
-
1991
- 1991-09-30 JP JP25120691A patent/JPH0588890A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |