JPS6187430A - デジタル・アナログ変換器補正トリムを最小化する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は大略デジタル・アナログ変換器（ＤＡＣ）に関
するものであって、更に詳細には、ＤＡＣの精度を改善
する方法及び装置に関するものである。

過去１０年に渡り、主に、セラミック基板上に単一チッ
プ又は小さなチップの結合の形で電子システム全体を圧
縮させることを可能とさせる製造技術における進歩に起
因して、電子デバイスの実現に多大の変化が発生した。

この圧縮は、単一半導体チップ上にコンピュータが形成
されているマイクロプセサの発展に迄及んだ。マイクロ
プロセサを使用するコントローラは現在多くのシステム
において使用されている。典型的に、コントローラはシ
ステムの状態を表すアナログ信号をうけとる。これらの
アナログ信号の値はデジタル数値に変換され、それは爾
後にマイクロプロセサによって処理される。マイクロプ
ロセサのデジタル出力は、システムの状態を変更させる
為に使用することの可能な制御信号の値を表す。システ
ムの状態を変更させる実際の制御信号は通常アナログ電
圧又は電流信号である。従って、マイクロプロセサのデ
ジタル出力によって特定される値を持ったアナログ信号
を発生する為にデジタル・アナログ変換器（ＤＡＣ）が
必要とされる。

電子デバイスの実現における上述した改良は又ＤΔＧの
構成にも影響を与えた。現在、インターフェース及び制
御回路を具備したＤＡＣ全体を単一パノケージ内に実現
させることが可能であり、且つ多重変換器は同一のオン
チップデータバス及びｊ、％　’、（、＋！電圧源を共
用している。

然し乍ら、このパッケージ寸法の圧縮はＤＡＣ及びその
インターフェース部品の実現に柔軟性を与えているが、
ＤＡＣの精度において同等の進歩は達成されていない。

例えば、ラッチ、基準電圧源、出力増幅器、スケーリン
グ回路を具備する１６ビツトＤＡＣは２８ピン又は４ｏ
ピンパツケージの形態で入手可能である。然し乍ら、絶
対的精度は未だ約１４ビツトに制限されている。従って
、モノリシックＤＡＣ，の精度を改善することが急務で
ある。

現在のところ、多くのＤＡＣは電流又は電圧スイッチン
グの為の抵抗回路網によって実現されている。ＤＡＣの
性能は、それがデジタル久方である場合の関数としてＤ
ＡＣのアナログ出力を特定する伝達特性によってモデル
化される。理想的に。

この伝達特性は直線でその勾配がＤＡＣの利得である。

実現可能なＤＡＣは理想から逸れた伝達特性を持ってい
る。この逸れは３つの形の静的エラーで表される。

オフセット：　理想からの伝達特性のゼロの逸れ。

範囲（レンジ）：　予想端点値からの伝達特性のフルス
ケール値の逸れ（このエラーの別の測定値は理想伝達特
性からの利得（勾配）の逸れである）。

非線形性：　オフセット及び範囲効果に起因するエラー
を包含しないその端点を通過して引かれた直線からの伝
達関数の逸れ。

現在のところ、従来の静的エラー補正技術は、ＤＡＣの
実際の伝達特性を発生し、実際の伝達特性の端点間の直
線を形成し、エラー関数即ち実際の伝達特性と端点適合
直線との間の差を決定し、Ｄ　Ａ　Ｃの抵抗をトリムし
てエラー関数を最小とさせることに依存している。

これらの従来の技術は、エラーがＤＡＣの種々の抵抗の
間の非干渉効果に起因するものである制限された場合に
効果的である。然し乍ら、この技術は、最小数のトリム
を与えるものではない。トリミングの工程は時間がかか
り且つ高価であるから、トリミングの数を最小とするこ
とが極めて望ましい。更に、エラーが抵抗間の干渉効果
によるものである場合には、端点適合の従来の方法は実
際の伝達特性と理想伝達特性との間の平均二乗誤差乃至
はピークエラーを最小とさせるものではなし１　。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、デジタル・アナログ
変換器における重み付け抵抗をトリミングする改良した
方法及び装置を提供することを目的とする。

本発明の１側面によれば、電流スイッチングデジタル・
アナログ変換器（ＤＡＣ）における重み付け抵抗をトリ
ミングする方法であって、対数領域（トメ゛イン）にお
ける直線に実際の伝達特性のウオルシュ項を適合させる
ことを特徴とする方法が提供される。

本発明の別の側面によれば、電流スイッチングデジタル
・アナログ変換器（ＤＡＣ）における重み付け抵抗をト
リミングする装置において、対数領域における直線に実
際の伝達特性のウオルシュ項を適合させる手段を有する
装置が提供される。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

本発明は、ＤＡＣの精度を向上させる為のデジタル・ア
ナログ変換器補正トリミングを最小とさせるシステム乃
至は方式を提供する。本発明のより良き理解の為に、第
１図乃至゛第４図を参照して、典型的な電流スイッチン
グＤＡＣの動作、電流スイッチングＤＡＣを特性付ける
典型的なエラー、ＤＡＣ，のエラーを解析する為のウオ
ルシュ関数技術に付いて概略説明する。本発明を実施す
る為に使用されるアルゴリズムは、第６図に関して説明
し、又本発明を実施する為のシステムのブロック線図は
第７３図を参照して説明する。

第１図を参照すると、電流スイッチングＤＡＣ１０は、
複数個のスイッチ１２と、複数個の重み付け抵抗１４と
、電圧基ｒｌｉｊｉ；ｊ１６と、出力オペアンブ１−８
と、フィードバック抵抗２０とを有している。

ス７ツチ１２はデジタル入力コードにおけるデジット即
ち数値によって制御される。典型的に、入力デジットが
１であると、スイッチは開成され、入力デジットがＯで
あると、スイッチは開成される。従って、１がデジタル
コードの特定のビット位置に存在する場合、電流が二進
入力コート内の１の位置に対応する重み付け抵抗１４を
介して流れる。抵抗１４の重み付けは、この抵抗を介し
て流れる電流が入力デジタルコード内のピッ１ル位置に
よってコード化される数に比例する様に設定される。例
えば、値３２Ｒの抵抗及び値４Ｒの抵抗を介して流れる
電流の関係に付いて考察する。３２Ｒ抵抗に関連するス
イッチはビット５におけるデジットで制御され、３２Ｒ
抵抗を介して流れる電流の値はＬＳＢ　（デジタルコー
ドの最小桁ピントに対応する電流）として示す。抵抗４
Ｒを通過して流れる電流の値は８ＬＳＢに等しい。何故
ならば、基準が一定で種々の抵抗はＶ基準と接地との間
に並列接続されているという事実に基づき電流は抵抗値
に比例するからである。従って、ビット５が１をコード
化すると、ビット２は８をコード化する。理想的に、入
力コード内にコード化された１０進値は、オペアンプに
入る電流を１．　Ｌ　ＳＢの電流で割ったものに対応す
る。オペアンプ１８フイードバツク抵抗２０結合はこの
電流を出力電圧レベルヘ変換させる。

ＤＡＣの性能は、アナログ出力電圧値を入力デジタル信
号の値へ関係させる伝達特性によって特定される。理想
的に、この伝達特性はｙ＝ｏを通過する直線であるが、
然し乍ら、典型的に、この尚、ＡはＤＡＣの利得であり
、Ｍはオフセット乃至は伝達特性のグラフのｙ切片であ
り、α乏はビットｊの重み付け係数であり、ｂ４はビッ
トｉが１のときに１に等しくそうでなければＯに等しい
。

このリニア関係からの逸れ即ちズレがエラー関数を決定
する。第２Ａ図乃至第２Ｄ図は、エラー関数を特定する
為の種々のパラメータを例示している。これらの図面を
参照すると、第２Ａ図において、オフセットエラーが示
されている。各図面内の点線３０は０を通過する理想的
伝達特性を示しており、一方実線３２は実＠可能なＤＡ
Ｃの実際の伝達特性を示している。第２Ａ図において、
実際の伝達特性はリニアであるが、ｙはＯから値Ｍだけ
オフセラ１−されている。

第２Ｂ図を参照すると、利得乃至は範囲（レンジ）エラ
ーが示されている。フルスケール値は、典型的に（２“
）−１であるデジタル入力信号の最大値に対応するアナ
ログ電圧信号として定義される。予想端点値からのフル
スケール値の逸れが範囲エラーである。このエラーの別
の測定値は理想的伝達特性の利得又は勾配からの実際の
伝達特性の勾配の逸れである。

第２Ｃ図を参照すると、線形性エラーが示されており、
差分エラーの概念を説明する。非線形性は、実際の伝達
特性の端点を介して結んだ直線からの実際の伝達特性の
逸れであるが、オフセット及び範囲に起因するエラーは
含まない。差分非線形性は、理想からの２つの隣接する
デジタル入力値の間の差出その差の１つのＬＳＢ予想値
として定義される。即ち、隣接するデジタル入力値は１
つの最小桁ビットだけ異なり、従ってこれらの隣接する
値に対応するアナログ出力信号間の差はＩＬＳＢ電圧で
あるべきである。

第２ｎ図は、エラー測定を示しており、その中で直線を
実際の伝達特性に適合させて、直線と実際の伝達特性と
の間の平均二乗誤差を最小とさせている。従来のエラー
補正システムはレーザトリ１２を行なう為に端点適合を
利用している。然し乍ら、第２Ｄ図を考察すると明らか
であるが、端点適合は必ずしも平均二乗誤差を最小とす
るものではない。従って、ＤＡＣの精度を向上させる為
には、端点適合を改良することが必要である。

ＤＡＣｌｏ内の重み付け抵抗１４の値を変化させること
によって種々のエラーパラメータを還元させろことが可
能である。このプロセスは「トリミング」と呼称され、
これは、高出力レーザビー１１又は、例えば、Ｓｈｅｉ
ｎｇｏｌｄｉｔｌ　ｒアナログ・デジタル変４負ノート
（Ａｎａｌｏｇ−１）ｉｇｊＬａｌ　Ｃｏｎｖｅｒｓｉ
ｏｎ　Ｎ。

しｃｓ）Ｊ−アナログデバイシーズ、１９７７、という
題名の本に記載されている様なその他の方法によって達
成することが可能である。このトリミングプロセスは高
価であり、且つ時間がかかり、従ってエラー関数を特定
した限界に還元させる為にトリムせねばならない重み付
け抵抗の数を最小とすることが極めて望ましい。

端点適合を利用するエラー補正の従来方法においては、
これらのトリムを行なって実際のエラー関数の端点を通
過させて結んだ直線からの実際のエラー関数の逸れを減
少させる。伝達特性は重み付けしたウオルシュ関数の和
によってあられすことが可能であり、この場合各ウオル
シュ関数の重み付け係数は全体的実際の伝達特性への特
定の重み付け抵抗の貢献に対応している。このウオルシ
ュ技術は第５図を参照して以下に更に詳細に説明する。

従来の方法における本質的な問題を例示する為に第３Ａ
図乃至第３Ｆ図を参照して、従来のエラーａ元方法の簡
単な例に付いて説明する。第３Ａ図乃至第３Ｃ図は、Ｄ
ＡＣｌｏの最大桁ビット（ＭＳＢ）における線形エラー
に対応する値Ｒの重み付け抵抗において線形エラーを持
ったデバイスの伝達特性と端点適合線を示している。第
３Ａ図はＤＡＣの理想的伝達特性曲線を示している。

第３Ｂ図は線形ＭＳＢエラーを持ったＤＡＣの実際の伝
達特性を示している。注意すべきであるが、このデバイ
スの伝達特性は、２９　を２で割った値に対応する本デ
バイスの最大デジタル入力の半分と等しいか又はそれよ
り大きいデジタル入力に対する理想値から増加する。Ｍ
ＳＢ重み付け抵抗である抵抗値２Ｒに対応するスイッチ
がこの値でターンオンされ且つ全ての爾後の値に対して
オン状態を維持する。第３Ｃ図は、理想伝達特性３０と
、実際の伝達特性３２と、実際の伝達特性４０の端点を
結んだ直線とを示している。

第３Ｄ図は、実際の伝達特性３２と理想伝達特性３０と
の間の差を表すエラー関数を示している。

このエラー関数は、第１ウオルシユ関数を反転し且つオ
フセットさせることによって容易に得ることが可能であ
る。従って、上述した原理、即ち各重み付け抵抗からの
貢献はウオルシュ関数によって表現可能であるというこ
とを第３Ｄ図に示しである。従って、入力デジタルコー
ドのＭＳＢに対応する抵抗の値をトリミングすることに
よってエラー関数をＯへ減少させることが可能である。

従って、第３Ｄ図に示したエラー関数は１つの抵抗をト
リミングするだけで完全に除去することが可能である。

然し乍ら、従来のエラー補正技術では、第３Ａ図に示し
たエラー関数を減少するのに数個のトリムを必要とする
。この問題を端点適合技術の場合を第３Ｅ図に又最小平
均二乗誤差適合技術の場合を第３Ｆ図に示しである。

第３Ｅ図を参照すると、端点適合直線と実際の伝達特性
３２との間の差であるエラー関数を示しである。このエ
ラー関数は何れの特定のウオルシュ関数にも対応しない
ので、エラー関数に近似させる為にウオルシュ関数の線
形結合が必要とされる。このエラー関数をＩＬｓＢへ還
元させるには著しい数のトリムが必要とされる。同様に
、第３Ｆ図は平均二乗誤差関数を表している。本発明は
、実際の伝達特性におけるエラーに貢献するのはどの重
み付け抵抗であるかを識別する独特のシステムを提供す
るものである。本発明の概念を完全に理解する為に、伝
達特性のウオルシュ分解を簡単に第４Ａ図及び第４Ｂ図
を参考に説明する。Ｎビット理想伝達特性の場合、ウオ
ルシュ展開は次式％式％ 尚、Ａはデバイスの利得であり１Ｍはオフセットである
。従って、ゼロでない二進項の各々は、−（λ◆２） α（２え、　＝−Ａ　２ であり、又ゼロ次項は、以下の通りである。

理想伝達特性に対するこれらのウオルシュ係数を８ビツ
トＤＡＣの場合に第４Ａ図にグラフで示しである。注意
すべきであるが、このグラフは典型的な指数関数である
。」二連したウオルシュ項の絶対値の底を２とする対数
をとると、以下の関係が得られる。

ｌｏｇ２１　α・ｌ　＝ｌｏｇ、（Ａ）　−ｉ　−２＝
　β−＋ｉ≠０（３）スん ｌｏｇ２ａ。＝　ｌｏｇｚ（Ａ）　＋　］、ｏｆＸ２（
２”−１）　−１ｏｇ２（２”’）：　β。、Ｍ＝０　
　　　　　　　　　　　　　　（４）ウオルシュ項の絶
対値の底を２とする対数を第４Ｂ図にグラフで示しであ
る。ここで、ゼロでないウオルシュ類は負１の勾配に関
連しており、旧つ切片は元の伝達特性の勾配によって決
定される。

伝達特性の勾配を変化させると第４Ｂ図の直線を上昇又
は下降させるだけである。本発明の新規な適合技術の基
礎とするところは、対数領域におけるウオルシュ項の間
の線形関係の認識である。つオルシュ項の底を２とする
対数を利用するグラフ解析は対数領域における解析と呼
ぶ。

対数領域におけるエラー還元乃至は減少の利点を、第３
Ａ図乃至第３Ｆ図に関して上述したエラーに関して第５
図に示しである６Ｍ５Ｂヱラーの場合、理想から逸れる
ウオルシュ類は第１ウオルシユ関数、即ちα、に対応す
る項である。このエラーを第５１ｖｌに示しである。注
意すべきであるが、残りのウオルシュ類は対数領域にお
いて直線に対応する、非ＭＳＢウオルシュ項によって形
成される直線を通過すべく直線を適合させると、ＭＳＢ
の精密な大きさが与えられる。従って、ＭＳＢ重み付け
抵抗に対応するトリムのみが実際の伝達特性をこの例に
おける理想伝達特性に適合させる為に必要とされるに過
ぎない。更に、この適合が得られると、対数領域におけ
るウオルシュ係数の値を使用して次式を利用することに
より実際の伝達特性の勾配とオフセットとを計算するこ
とが可能である、 Ａ　　＝　　ｅｘｐ　　ｌ：（βＡ：　　＋　　２　　
＋　　ｉ）／１ｎ２］　　　　　　　　　　　　（６）
尚、β２及びβ。は式（３）及び（４）から夫々計算さ
れる。

上述した如く、本発明は、ウオルシュ項を対数ドメイン
における直線に適合、即ちあてはめることによってウオ
ルシュ項におけるエラーを決定する。第６図は、与えら
れたエラーシ（Ｙ域の外側の項数を最小とする為に対数
領域において線形伝達特性を適合させる為のアルゴリズ
ムのフローチャートである。第６図を参照すると、ＤＡ
Ｃの伝達特性は、最初、デバイスをその状態の全て又は
一部を介してステップさせることによって発生させる、
即ち全ての可能な値に対応するデジタル入力コードを順
次発生させ、各状態においてデバイス出力のアナログ値
を読み取り、且つ得られたデータアレイをコンピュータ
メモリ内のファイル内にストアさせる。

次いで、このデータからウオルシュ変換を取って、ＤＡ
Ｃの実際の伝達特性を特性付ける二進ウオルシュ項の組
を発生する。この組における各ウオルシュ項の絶対値の
底を２とする対数を取って１組の対数領域ウオルシュ項
を発生する。

次いで　エラー範囲を決定せねばならない。このエラー
範囲の値は、所望とされる理想伝達特性からの実際の伝
達特性の逸れによって決定される。

例えば、理想からの逸れがＬＳＢの半分よりも小さいと
、許容可能なエラー範囲はＬＳＢの１／８である局舎も
ある。次いで、このエラー範囲の値を使用して、ウオル
シュ項を対数頭域内の直線に適合させる為に対数領域に
許容可能なエラー包絡線を発生させる。

この包絡線の発生は、以下の如きステップによって達成
される。第１に、対数領域内のｙ軸上の選択した点に対
数領域内の適合用の線を位置させる為にテスト伝達特性
用のダミー勾配を選択し、第２に、２つの包絡線アレイ
を発生し、その第１包絡綿アレイは理想伝達特性の二進
ウオルシュ項の各々にエラー範囲を加えることによって
発生され且つその第２適合アレイは理想伝達特性の二進
ウオルシュ類からエラー範囲を減算することによって発
生され、第３に、各適合アレイの底を２とする対数を取
り且つこれらの値をコンピュータメモリ内にストアする
。

このエラー範囲は包絡線の境界を決定し、−力選択され
た勾配は包絡線のｙ切片を決定する。従って、最初にダ
ミー勾配を選択することは単に包絡線を対数領域内の与
えられたｙ軸位置に位置させる。従って、ダミー勾配は
、実際の伝達特性に対応する対数領域ウオルシュ項の組
の全ての点の下側に包絡線を位置させるへく選択される
。次いで、この包絡線を上方にインクリメントさせて、
各インクリメントにおける該包路線内に含まれている実
際の伝達特性に対応する対数領域ウオルシュ項の組の中
の項数が決定され、且つ別のファイル内にストアされる
。包絡線のインクリメント動作は理想伝達特性の勾配を
増加させることに対応するので、インクリメン１への大
きさは伝達特性における勾配変化をどれほど細かくした
いかということによって決定される。

実際の伝達特性に対応する対数領域ウオルシュ項の組に
おける全ての項を過ぎて包絡線をインクリメントさせた
後に、各インクリメントにおける項数を保持するアレイ
をチェックして最大の項数のインクリメントを見つける
。次いで、最大の項数を持ったインクリメント状態を使
用して、補正した二進項の数を最小とする勾配と切片を
選択する。この最適適合直線からの対数領域ウオルシュ
項の組における項の逸れは、上述した適合技術から決定
された理想伝達特性からＤＡＣの実際の伝達特性の逸れ
を許容可能な所望のエラー範囲へ減少させる為に行なわ
なければならないトリムの大ぎさを表している。

に述した対数領域内の線適合アルゴリズムを行なう為の
方式乃至システ１１に付いて第７図を参照して説明する
。第７図は、このシステムの種々の機能を示したブロッ
ク線図である。パターン発生器７０がテスト中のＤＡＣ
７２に接続されている。

このパターン発生器は、ＤＡＣをその人力アレイ全体を
介してステップ動作させる為の入力デジタルコードの可
能な値を順次発生する。各入力状態に対応するＤＡＣの
アナログ出力はデジタル電圧計７４によって測定する。

デジタル電圧計７４はＩＥＥＥインターフェースバス７
６によって制御され且つ読み取られる。デジタル電圧計
７４で読み取られたデータは、線適合アルゴリズ１１を
行なう為に処理する為に、アレイプロセサ７８のメモリ
内にストアされる。実際上、使用したデジタル電圧計は
ヒユーレットパラカート社のモデル３６６５デジタル電
圧計であった。使用したパターン発生器７０　ＩＥＥＥ
インターフェース７６及びアレイプロセサ７８はフェア
チアイルビシリーズ８０アナログテストシステムの機能
部品であった。

特定の線適合アルゴリズムに付いて好適実施例を説明し
、且つ特定の電子部品に関して対数取りを行なうシステ
ｔ１について説明した。然し乍ら、電子技術における当
業者等にとって、本発明に基づいて上述した実施例を変
形することは自明である。例えば、別の線適合アルゴリ
ズムは公知であり、且つ、例えば、ｌｌａｓｔｉｎｇｓ
の［デジタルコンピュータ用の近似（Ａｐｐｒｏｘｉｍ
ａｔｉｏｎｓ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ｃｏｍｐｕｔ
、ｅｒｓ）Ｊ、プリンストン大学出版（プリンス；〜ン
、１９５５）の本及びＦｒｅｕｎｄの［基礎統計学の辞
書／外１（Ｄｉｃｔｉｏｎａｒｙｌｏｕｔｌｉｎｅ　ｏ
ｆ　Ｂａ５ｉｃ　５ｔａｔｉｓｔｉｃｓ）Ｊ　、マクグ
ローヒル、ニューヨーク１９６６、の木に記載されてい
る。更に、このアルゴリズｔ１をく′１なう別のデジタ
ル回路は当業者等にとって自明である。更に、上述した
実施例は特定のＤＡｃｔ−ポロジーに関して説明したが
、本発明の原理は」二連したものと異なるトポロジーを
持ったＤＡＣにも適用可能であることが強調される。例
えは、Ｉ）　Ａ　ＣはＲ−２Ｒ電流重み付け回路網であ
っても良く又上述したＳｃｈｅｉｎｇｏｌｄ編集の本に
記載されている様なその他の１−ポロジーを取ることも
可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は？＋［を流スイッチングＤＡＣの概略図、第２
Ａ図乃至第２Ｄ図はＤＡＣの静的エラーを示した各グラ
フ図、第３Ａ図乃至第３Ｃ図は理想伝達曲線とＭＳＢエ
ラー曲線と端点適合線を重畳させたＭＳＢエラー曲線と
を示した各グラフ図、第３Ｄ図乃至第３Ｆ図は第３Ｂ図
に示したエラーに対するエラー曲線と端点適合エラー曲
線と平均二乗適合エラー曲線を示した各グラフ図、第４
Ａ図は理想伝達特性のウオルシュ項の振幅を示したグラ
フ図、第４Ｂ図は対数領域内の理想伝達係数のウオルシ
ュ項の振幅を示したグラフ図、第５図は対数領域におけ
るＭＳＢエラーを示したグラフ図、第６図は本発明の好
適方法を示したブロック線図、第７図は本発明の方法を
実施する装置の好適実施例を示したブロック線図、であ
る。 （符号の説明） １０：電流スイッチングＤＡＣ １２：スイッチ １４：重み付け抵抗 １６二基準電圧源 １８：出力オペアンプ ２０：フィードバック抵抗 特許出願人　　フェアチアイルト　カメラアンド　イン
ストルメント コーポレーション −１；１）ノ’、Ｉ−＋１．．，１′べ、１．）Ｆｉｂ
　−２こ　　　　　　　　　　Ｒムー２ｐｈｂ−，６− −卦ｉシｚネ市ｊＴ三、１．！３” 昭和（３０年１０Ｊ１１５日 ｆ１ｒｕＴ庁長官　宇賀道部殿 １、官件の表、バ　　　昭和６Ｑ年　特　許　願　第１
５７０８６　号；１．ン１０＋ｌ：’Ｌ才、７：、１′
；ｉ！　Ｉ’ｆ　トノ閂（、’６　　　　ｔＩｒ１７’
ｌニア１雷１７人・１０代り人

Claims (1)

1. 【特許請求の範囲】 １、電流スイッチングデジタル・アナログ変換器（ＤＡ
   Ｃ）における重み付け抵抗をトリムする方法において、
   対数領域における直線に実際の伝達特性のウオルシュ項
   を適合させることを特徴とする方法。 ２、特許請求の範囲第１項において、該対数領域におけ
   る与えられたウオルシュ項の逸れを利用して予め選択し
   たエラー範囲以下に所定の勾配を持った理想伝達特性か
   らの実際の伝達特性の逸れを減少させるのに必要な該与
   えられたウオルシュ項に対応する重み付け抵抗に対して
   のトリムの大きさを決定することを特徴とする方法。 ３、特許請求の範囲第１項において、所定のエラー範囲
   以下のリニア伝達特性から実際の伝達特性の逸れを減少
   させるのに必要なＤＡＣトリムの数を最小とする方法で
   あって、該ＤＡＣの実際の伝達特性を発生し、第１組の
   二進ウオルシュ項を発生する為に実際の伝達特性のウオ
   ルシュ変換を行ない、１組の対数領域ウオルシュ項を発
   生する為に前記第１組のウオルシュ項における各項の絶
   対値の対数を取ることによって前記第１組内のウオルシ
   ュ項を対数領域へ変換し、リニア伝達特性に対応する第
   ２組の対数領域ウオルシュ項を発生し前記第２組内の項
   は前記リニア伝達特性の勾配によって決定される切片を
   持った対数領域内で直線上にあり、且つ前記適合させる
   ステップが、前記第１組における与えられた項の前記直
   線からの逸れが前記実際の伝達特性の前記選択した理想
   伝達特性からの逸れを与えられたエラー範囲以下に減少
   させる為に必要とされる前記与えられたウオルシュ項に
   対応する与えられた抵抗のトリムの大きさを表す場合に
   、前記第１組の対数領域項を前記第２組の対数領域ウオ
   ルシュ項に対応する前記直線に適合させることを特徴と
   する方法。 ４、特許請求の範囲第３項において、前記直線へ適合さ
   せるステップが、前記第２組の対数領域ウオルシュ項に
   対応する前記直線から前記第１組の対数領域ウオルシュ
   項における前記項の顕著な逸れを検知する為に対数領域
   エラー包絡線を発生し、前記顕著な逸れは予め選択した
   エラー範囲よりも大きさが大きいことを特徴とする方法
   。 ５、特許請求の範囲第４項において、前記対数領域エラ
   ー包絡線を発生する前記ステップが、対数領域において
   前記直線のｙ切片を位置させる為に前記リニア伝達特性
   に対するダミー勾配を選択し、前記リニア伝達特性に対
   応するウオルシュ項の組における各項に選択したエラー
   範囲を加え且つ各項の対数を取ることによって第１アレ
   イを形成し、前記リニア伝達特性に対応するウオルシュ
   項の組における項の各々から前記選択したエラー範囲を
   減算し且つ各項の対数を取ることによって第２アレイを
   形成し、その際に前記第１及び第２アレイが前記対数領
   域エラー包絡線の上限及び下限を形成することを特徴と
   する方法。 ６、特許請求の範囲第５項において、前記直線に適合さ
   せるステップが、前記第１組の対数領域ウオルシュ項に
   おける全ての項が前記エラー包絡線の上である様に前記
   エラー包絡線を位置決めし、前記第１及び第２アレイに
   おける各項に予め選択したインクリメント項を加えるこ
   とによって前記エラー包絡線をインクリメントし、各イ
   ンクリメント状態に対して前記エラー適合包絡線内に包
   含されている前記第１組の対数領域ウオルシュ項におけ
   る項数をストアし、その中にストアされている前記第１
   組の対数領域ウオルシュ項の最大項数を持ったインクリ
   メント状態を決定することを特徴とする方法。 ７、電流スイッチングデジタル・アナログ変換器（ＤＡ
   Ｃ）における重み付け抵抗をトリムする装置において、
   対数領域において直線に実際の伝達特性のウオルシュ項
   を適合させる手段を有することを特徴とする装置。 ８、特許請求の範囲第７項において、該対数領域におけ
   る与えられたウオルシュ項の逸れを利用して予め選択し
   たエラー範囲以下に所定の勾配を持った理想伝達特性か
   らの実際の伝達特性の逸れを減少させるのに必要な該与
   えられたウオルシュ項に対応する重み付け抵抗に対して
   のトリムの大きさを決定する手段を有することを特徴と
   する方法。 ９、特許請求の範囲第７項において、所定のエラー範囲
   以下のリニア伝達特性から実際の伝達特性の逸れを減少
   させるのに必要なＤＡＣトリムの数を最小とする装置で
   あって、該ＤＡＣの実際の伝達特性を発生する手段と、
   第１組の二進ウオルシュ項を発生する為に実際の伝達特
   性のウオルシュ変換を行なう手段と、１組の対数領域ウ
   オルシュ項を発生する為に前記第１組のウオルシュ項に
   おける各項の絶対値の対数を取ることによって前記第１
   組内のウオルシュ項を対数領域へ変換する手段と、リニ
   ア伝達特性に対応する第２組の対数領域ウオルシュ項を
   発生する手段であって前記第２組内の項は前記リニア伝
   達特性の勾配によって決定される切片を持った対数領域
   内で直線上にある発生手段とを有しており、且つ前記適
   合手段が、前記第１組における与えられた項の前記直線
   からの逸れが前記実際の伝達特性の前記選択した理想伝
   達特性からの逸れを与えられたエラー範囲以下に減少さ
   せる為に必要とされる前記与えられたウオルシュ項に対
   応する与えられた抵抗のトリムの大きさを表す場合に、
   前記第１組の対数領域項を前記第２組の対数領域ウオル
   シュ項に対応する前記直線に適合させる手段を有するこ
   とを特徴とする装置。 １０、特許請求の範囲第９項において、前記直線へ適合
   させる手段が、前記第２組の対数領域ウオルシュ項に対
   応する前記直線から前記第１組の対数領域ウオルシュ項
   にむける前記項の顕著な逸れを検知する為に対数領域エ
   ラー包絡線を発生する手段を有しており、前記顕著な逸
   れは予め選択したエラー範囲よりも大きさが大きいこと
   を特徴ｌとする装置。 １１、特許請求の範囲第１０項において、前記対数領域
   エラー包絡線を発生する手段が、対数領域において前記
   直線のｙ切片を位置させる為に前記リニア伝達特性に対
   するダミー勾配を選択する手段と、前記リニア伝達特性
   に対応するウオルシュ項の組における各項に選択したエ
   ラー範囲を加え且つ各項の対数を取ることによって第１
   アレイを形成する手段と、前記リニア伝達特性に対応す
   るウオルシュ項の組における項の各々から前記選択した
   エラー範囲を減算し且つ各項の対数を取ることによって
   第２アレイを形成する手段とを有しており、その場合に
   前記第１及び第２アレイが前記対数領域エラー包絡線の
   上限及び下限を形成することを特徴とする装置。 １２、特許請求の範囲第１１項において、前記直線に適
   合させる手段が、前記第１組の対数領域ウオルシュ項に
   おける全ての項が前記エラー包絡線の上である様に前記
   エラー包絡線を位置決めする手段と、前記第１及び第２
   アレイにおける各項に予め選択したインクリメント項を
   加えることによって前記エラー包絡線をインクリメント
   する手段と、各インクリメント状態に対して前記エラー
   適合包絡線内に包含されている前記第１組の対数領域ウ
   オルシュ項における項数をストアする手段と、その中に
   ストアされている前記第１組の対数領域ウオルシュ項の
   最大項数を持ったインクリメント状態を決定する手段と
   を有することを特徴とする装置。