JPS6187431A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPS6187431A JPS6187431A JP20874984A JP20874984A JPS6187431A JP S6187431 A JPS6187431 A JP S6187431A JP 20874984 A JP20874984 A JP 20874984A JP 20874984 A JP20874984 A JP 20874984A JP S6187431 A JPS6187431 A JP S6187431A
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 240000003473 Grevillea banksii Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばデジタルオーディオ回路等に用いて
好適なデジタル・アナログ変換回路に関する。
好適なデジタル・アナログ変換回路に関する。
コンパクトデづスフの再生回路のようなデジタル回路に
おいては、入力データが２進データであるため、使用さ
れるデジタル・アナログ変換回路Ｃ以下ＤＡ変換回路と
いう）としては、全ビット２進の入力データを重み付き
抵抗群やＲ−ＺＲ様子型抵抗群を用いてその１まアナロ
グ俳号に変換するタイプのＤＡ変換器が用いられていた
。
おいては、入力データが２進データであるため、使用さ
れるデジタル・アナログ変換回路Ｃ以下ＤＡ変換回路と
いう）としては、全ビット２進の入力データを重み付き
抵抗群やＲ−ＺＲ様子型抵抗群を用いてその１まアナロ
グ俳号に変換するタイプのＤＡ変換器が用いられていた
。
ところで、デジタルオーディオ回路等においては、微少
信号時における歪を極カ押えることが重要な課題である
が、上述した従来のＤＡ変換器では、以下に述べる理由
により、この課題の達成が極めて困難であった。すなわ
ち、例えば１６ビット入力のＤＡ変換回路において、−
６０（ＩＢ（フルスケールが０ｃｔＢ）の歪を１１程度
に押えるには、その出力側において１５〜１６ビツトの
精度が必要となＱ、この結果％ＯｄＢ時の歪は０．００
１係に押えなければならなくなる。そして、この精度を
４０るには製造上の条件が極めて厳しくなってし１う。
信号時における歪を極カ押えることが重要な課題である
が、上述した従来のＤＡ変換器では、以下に述べる理由
により、この課題の達成が極めて困難であった。すなわ
ち、例えば１６ビット入力のＤＡ変換回路において、−
６０（ＩＢ（フルスケールが０ｃｔＢ）の歪を１１程度
に押えるには、その出力側において１５〜１６ビツトの
精度が必要となＱ、この結果％ＯｄＢ時の歪は０．００
１係に押えなければならなくなる。そして、この精度を
４０るには製造上の条件が極めて厳しくなってし１う。
ここで％４′Ｘ４図は微少信号時の歪を低く押えること
ができるフローティングＴ）Ａ変換回路の構成を糸す回
路図である。図においてり。−Ｄ、は。
ができるフローティングＴ）Ａ変換回路の構成を糸す回
路図である。図においてり。−Ｄ、は。
各々出力の仮数部全作る１０ビツト入力データであり、
各々２個の１ンバータを介した後にＲ−２Ｒ型低抵抗に
供給される、この場合、づンパータとＲ−２Ｒ型低抵抗
とで仮数ＤＡ変換部１が構成さｎている。次に％２は出
力の指数部を作る指数ＤＡ変換部であり、仮数ＤＡ変換
部ｌの出力信号を指数関数的にアナログシフトさせる。
各々２個の１ンバータを介した後にＲ−２Ｒ型低抵抗に
供給される、この場合、づンパータとＲ−２Ｒ型低抵抗
とで仮数ＤＡ変換部１が構成さｎている。次に％２は出
力の指数部を作る指数ＤＡ変換部であり、仮数ＤＡ変換
部ｌの出力信号を指数関数的にアナログシフトさせる。
この指数ＤＡ変換部２は、ＦＥＴ（電界効果トランジス
タ）より成るアナログスイッチＳＷＯ〜ＳＷ６ （！
：％ ｒ−ｒ／２型の抵抗群とから成っており、アナ
ログスイッチＳＷＯ〜５Ｗ６Ｖｉデコーダ３の出力信号
により、いずれか１つのみがオン状態となる。デコーダ
３は、出力信号の指数部を作る３ビツトの入力信号ＳＯ
〜Ｓ２ をデコードして、スイッチｓｗｏ〜ＳＷ６を
オンさせる信号ＰＮ（Ｎは０〜６）を出力する。このデ
コーダの変換式は次式の通りであり。
タ）より成るアナログスイッチＳＷＯ〜ＳＷ６ （！
：％ ｒ−ｒ／２型の抵抗群とから成っており、アナ
ログスイッチＳＷＯ〜５Ｗ６Ｖｉデコーダ３の出力信号
により、いずれか１つのみがオン状態となる。デコーダ
３は、出力信号の指数部を作る３ビツトの入力信号ＳＯ
〜Ｓ２ をデコードして、スイッチｓｗｏ〜ＳＷ６を
オンさせる信号ＰＮ（Ｎは０〜６）を出力する。このデ
コーダの変換式は次式の通りであり。
Ｎ＝Ｓ −２２＋丁・２１＋「・・・・・曲１ｈ上述し
た回路の出力電圧ＶｏｕＴｔｉ、ｖＯｕＴ＝±ＶＤＤ＋
−ＶＤＤ Ｃ−１＋Ｄ、 ＋ Ｄ８−２−１＋・・・
・・・Ｄ ・２−９ ＋２−ＩＱ）、２−Ｎ・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・（２）なる式で表わさルることが知らｎているう
そして、上記（２１式から判るように、フローティング
ＤＡ変換回路においては、仮数部で１０ピツ 。
た回路の出力電圧ＶｏｕＴｔｉ、ｖＯｕＴ＝±ＶＤＤ＋
−ＶＤＤ Ｃ−１＋Ｄ、 ＋ Ｄ８−２−１＋・・・
・・・Ｄ ・２−９ ＋２−ＩＱ）、２−Ｎ・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・（２）なる式で表わさルることが知らｎているう
そして、上記（２１式から判るように、フローティング
ＤＡ変換回路においては、仮数部で１０ピツ 。
部分、指数部で６ビツト分のダイナミックレンジがある
霞め、全体で１６ビツトの分解能を有するという特徴が
ある。しかも、Ｎ＝６の時すなわち最下位桁の時は、出
力信号ＶｏｕＴの誤差は２−６倍に小さくなるため、い
わゆる微小信号時における零りロス歪〔誤差）が、極め
て小さいという長所を持っている。
霞め、全体で１６ビツトの分解能を有するという特徴が
ある。しかも、Ｎ＝６の時すなわち最下位桁の時は、出
力信号ＶｏｕＴの誤差は２−６倍に小さくなるため、い
わゆる微小信号時における零りロス歪〔誤差）が、極め
て小さいという長所を持っている。
このように、フローティングＤＡ変換回路は１倣小信号
時の歪が極めて小さいという長所を持っているが、入力
が指数部と仮数部とに分かれるため、全ビット２進の入
力データを扱う回路には使いすらいという欠点があった
。
時の歪が極めて小さいという長所を持っているが、入力
が指数部と仮数部とに分かれるため、全ビット２進の入
力データを扱う回路には使いすらいという欠点があった
。
この発明は上述した事情に鑑みてなさｎｆＦものテ、入
力が全ビット２進で、しかも、微少信号時の歪が極めて
小さいＤＡ変換回路を提供することを目的としている。
力が全ビット２進で、しかも、微少信号時の歪が極めて
小さいＤＡ変換回路を提供することを目的としている。
ｃ問題点を解決するための手段〕
この発明は上記問題点を解決するために、供給されるデ
ジタルデータに基づいてアナログ出力信号の仮数部およ
び指数部を各々作成する仮数デジタル・アナログ変換部
および指数デジタル・アナログ変換部から成るフローテ
ィングデジタルアナログ変換部と、全ビット２進の入力
データに対応するアナログ値の絶対値が所定値より小さ
い場合はその最下位ビットから順に所定数のビットを選
択して前記仮数部へ供給し、全ビット２進の入力データ
に対応するアナログ値の絶対値が前記所定値を超えた場
合は、その超えた２進の桁数に対応する数だけ前記所定
数のビットを上位側へシフトして前記仮数部へ供給する
データシフト選択部とを具備するとともに、前記シフト
数に対応する信号を前記指数デジタル・アナログ変換部
の入力信号と゛している。
ジタルデータに基づいてアナログ出力信号の仮数部およ
び指数部を各々作成する仮数デジタル・アナログ変換部
および指数デジタル・アナログ変換部から成るフローテ
ィングデジタルアナログ変換部と、全ビット２進の入力
データに対応するアナログ値の絶対値が所定値より小さ
い場合はその最下位ビットから順に所定数のビットを選
択して前記仮数部へ供給し、全ビット２進の入力データ
に対応するアナログ値の絶対値が前記所定値を超えた場
合は、その超えた２進の桁数に対応する数だけ前記所定
数のビットを上位側へシフトして前記仮数部へ供給する
データシフト選択部とを具備するとともに、前記シフト
数に対応する信号を前記指数デジタル・アナログ変換部
の入力信号と゛している。
上記構成をとったことにより、入力側を全ビット２進と
することができるとともに、フローティングＤＡ変換回
路の利点がそのまま活かされるので、微小信号時の歪を
著しく低減させることができる。
することができるとともに、フローティングＤＡ変換回
路の利点がそのまま活かされるので、微小信号時の歪を
著しく低減させることができる。
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示す回路図であ
り％第４図の各部と対応する部分には同一の符号？付し
その説明を省略する。
り％第４図の各部と対応する部分には同一の符号？付し
その説明を省略する。
図に示すＭＯ〜Ｍ１５け全ビット２進【２の補数）の入
力データであり、最上位ビットであるデータＭ１５
（符号ビット）が、インバータ５を介して仮数ＤＡ変換
部１の入力端Ｄ９へ供給され。
力データであり、最上位ビットであるデータＭ１５
（符号ビット）が、インバータ５を介して仮数ＤＡ変換
部１の入力端Ｄ９へ供給され。
１＊、データＭＯ〜Ｍ１４がデータシフタ６の入力端に
各々供給されている。次に指数シフト数検出部７は、デ
ータＭ９〜Ｍ１４の値に基づいて、信号ＰＯ〜Ｐ６
のいずれか１つを出力し１スイツチＳＷＯ−ＳＷ６およ
びデータシスタロへ供給する、ｔＸｚ図は指数・シフト
数検出部７の構成を示す回路図であり１図に示すように
、イクスクルーシプオアゲート９〜１４の各々の一方の
入力端にデータＭ９〜Ｍ１４ が供給され、また、イク
スクルーシプオアゲート９〜１４の各々の他方の入力端
にはデータＭ１５が供給される。１６〜２１は各々イク
スクルーシブオアゲート９〜１４の出力端に接続される
インバータであり、このインバータ１６〜２１およびイ
クスクルーシプオアゲート９〜１４の各出力信号は、ア
ンドゲートＡＮＯ〜ＡＮ６の各入力端に適宜供給されて
いる。この場合、出力される信号ＰＮのＮの値は、デー
タＭ１５が”０″の時（アナログ出力が正に対応）は、
データ値が”１”となっているビットがデータＭ１４か
ら数えて下位側の何番目ＣＯ番目〜５番目）に最初に検
出されるかによって決まる。例えば、データＭ＋５
が＠０″でデータＭ１３ とＭｌｌ が＠ｌ”であ
ったとすると、データＭ１４から数えて１−？ｔｊ目が
”１ ”であるから信号Ｐ１ が出力さｎる。
各々供給されている。次に指数シフト数検出部７は、デ
ータＭ９〜Ｍ１４の値に基づいて、信号ＰＯ〜Ｐ６
のいずれか１つを出力し１スイツチＳＷＯ−ＳＷ６およ
びデータシスタロへ供給する、ｔＸｚ図は指数・シフト
数検出部７の構成を示す回路図であり１図に示すように
、イクスクルーシプオアゲート９〜１４の各々の一方の
入力端にデータＭ９〜Ｍ１４ が供給され、また、イク
スクルーシプオアゲート９〜１４の各々の他方の入力端
にはデータＭ１５が供給される。１６〜２１は各々イク
スクルーシブオアゲート９〜１４の出力端に接続される
インバータであり、このインバータ１６〜２１およびイ
クスクルーシプオアゲート９〜１４の各出力信号は、ア
ンドゲートＡＮＯ〜ＡＮ６の各入力端に適宜供給されて
いる。この場合、出力される信号ＰＮのＮの値は、デー
タＭ１５が”０″の時（アナログ出力が正に対応）は、
データ値が”１”となっているビットがデータＭ１４か
ら数えて下位側の何番目ＣＯ番目〜５番目）に最初に検
出されるかによって決まる。例えば、データＭ＋５
が＠０″でデータＭ１３ とＭｌｌ が＠ｌ”であ
ったとすると、データＭ１４から数えて１−？ｔｊ目が
”１ ”であるから信号Ｐ１ が出力さｎる。
また、データＭ１．が１１“の時Ｃアナログ出力が負に
対応）に出力される信号へのＮの値は、データ値が＠
ＯＩＴとなっているビットがデータＭ１４から数えて何
番目に最初に検出さするかによって決まり、例えば、デ
ータＭＩＯとＭ９が”０”であれば、データＭ１４ か
ら数えて４番目が１０”であるから信号Ｐ４が出力され
る。このように。
対応）に出力される信号へのＮの値は、データ値が＠
ＯＩＴとなっているビットがデータＭ１４から数えて何
番目に最初に検出さするかによって決まり、例えば、デ
ータＭＩＯとＭ９が”０”であれば、データＭ１４ か
ら数えて４番目が１０”であるから信号Ｐ４が出力され
る。このように。
指数・シフト数検出部７け、データＭ１５の値と異なっ
ているデータが、データＭ１４から数えて下位側の何番
目に検出されるかによって、出力する信号ＰＮのＮの値
を決定する。また、データＭｔｓの値と異なるデータが
検出されない場合は。
ているデータが、データＭ１４から数えて下位側の何番
目に検出されるかによって、出力する信号ＰＮのＮの値
を決定する。また、データＭｔｓの値と異なるデータが
検出されない場合は。
上記いずれの場合も、信号Ｐ６ を出力する。すなわ
ち％指数・シフト数検出部７けデータＮＯ〜１１ｉ（Ｉ
Ｆｉ に対応するアナログ値の絶対値が小さくなるに
従って、信号Ｐ。ｅ Ｐｌ ＊ Ｐ２・・・Ｐ６
を適宜出力する。
ち％指数・シフト数検出部７けデータＮＯ〜１１ｉ（Ｉ
Ｆｉ に対応するアナログ値の絶対値が小さくなるに
従って、信号Ｐ。ｅ Ｐｌ ＊ Ｐ２・・・Ｐ６
を適宜出力する。
次に、データシフタ６は指数・シフト数検出部７の出力
信号ＰＮ （ＮはＯ〜６）に基づいて、データＭＯ〜Ｍ
１４ のうち連続する９ビツトのデータを選択し、こ
の選択した９ピツトのデータを仮数ＤＡ変換部の入力端
ＤＯ〜Ｄ８へ供給する。涼３図はデータシフタ６の構成
例を示す回路図であり％図示のようにマトリックス状に
配置されたスイッチ素子群から成っている。この場合％
７各スイッチ素子は縦に同列のものが各々連動するよう
になっており１図面左佃から順にボ１列％填２列・・・
第７列とすｎば、各列にあるスづツチ素子は各々信号ｐ
ｏ Ｉ Ｐ’ ＊・・・Ｐ６ が出力さｎ、＊時にオ
ン状態となる、そして１例えば信号ＰＯが出力さ扛たと
すると、１ｉ１Ｅ１列目のスイッチ素子がオンとなり、
データＭ１４ が端子Ｄ８へ、データＭ１３が端子Ｄ
７へ、・・・・・・データＭ６が端子ＤＯへ供給される
。
信号ＰＮ （ＮはＯ〜６）に基づいて、データＭＯ〜Ｍ
１４ のうち連続する９ビツトのデータを選択し、こ
の選択した９ピツトのデータを仮数ＤＡ変換部の入力端
ＤＯ〜Ｄ８へ供給する。涼３図はデータシフタ６の構成
例を示す回路図であり％図示のようにマトリックス状に
配置されたスイッチ素子群から成っている。この場合％
７各スイッチ素子は縦に同列のものが各々連動するよう
になっており１図面左佃から順にボ１列％填２列・・・
第７列とすｎば、各列にあるスづツチ素子は各々信号ｐ
ｏ Ｉ Ｐ’ ＊・・・Ｐ６ が出力さｎ、＊時にオ
ン状態となる、そして１例えば信号ＰＯが出力さ扛たと
すると、１ｉ１Ｅ１列目のスイッチ素子がオンとなり、
データＭ１４ が端子Ｄ８へ、データＭ１３が端子Ｄ
７へ、・・・・・・データＭ６が端子ＤＯへ供給される
。
このように、信号ｐｎが出力さ−ｒＬｋ時はデータＭ１
４〜Ｍ６が端子Ｄ８〜ＤＯへ各々供給され、また、信−
％ｐ１ が出力された時はデータＭ１３〜Ｍ５が端子
Ｄ８〜ＤＯへ各々供給され、・・・・・・信号Ｐ６が出
力されｔ時はデータＭ８〜ＭＯが端子Ｄ８〜ＤＯへ各々
供給さ几る。
４〜Ｍ６が端子Ｄ８〜ＤＯへ各々供給され、また、信−
％ｐ１ が出力された時はデータＭ１３〜Ｍ５が端子
Ｄ８〜ＤＯへ各々供給され、・・・・・・信号Ｐ６が出
力されｔ時はデータＭ８〜ＭＯが端子Ｄ８〜ＤＯへ各々
供給さ几る。
１へこのｉ？！怖例にかいては、上述した各搭成要素が
すべて同一のチップ内に集ｆｆｌされており、高い堆積
密度をなっている＾ 次に、この実施例の動作を説明する。
すべて同一のチップ内に集ｆｆｌされており、高い堆積
密度をなっている＾ 次に、この実施例の動作を説明する。
この実陶例においては％前述のようにデータＭＯ〜Ｍ１
５に対応するアナログ値の絶対値に応じてデータシフタ
６のシフト数が決定されるとともに、スイッチＳＷＯ＝
ＳＷ６のいｆｎか一つがオンとなる。この動作を式で
示せば次式に示すようになる。
５に対応するアナログ値の絶対値に応じてデータシフタ
６のシフト数が決定されるとともに、スイッチＳＷＯ＝
ＳＷ６のいｆｎか一つがオンとなる。この動作を式で
示せば次式に示すようになる。
十−１Ｉ ・ ２−”＋Ｍ ＋１４−Ｎ
ｔｓ−Ｎ ・・・・・・十Ｍ ・２−９＋２−１０）・２−Ｎ−
Ｎ ・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・（３）そして、この式に
おけるＮの値は、前述した指数・シフト数検出部７の動
作から判るように、データＭ１５の値と異なる直のデー
タが、データＭ１４から数えて下位側の何ビット目に最
初に検出されるかによって決まる。
ｔｓ−Ｎ ・・・・・・十Ｍ ・２−９＋２−１０）・２−Ｎ−
Ｎ ・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・（３）そして、この式に
おけるＮの値は、前述した指数・シフト数検出部７の動
作から判るように、データＭ１５の値と異なる直のデー
タが、データＭ１４から数えて下位側の何ビット目に最
初に検出されるかによって決まる。
そ１−て、上記（３）式から判るように、この実施例に
おいては、データＮｏ〜Ｍ＋ｓに対応するアナログ値の
絶対値が大きいときけ、下位側のビットが無視さｒして
上位側のみが仮数ＤＡ変換部１に供給される。しかし、
この場合に無視されるビットの値は、データＭＯ−Ｍ２
Ｓ の値に較べて充分小さいから、出力電圧Ｖｏｕ、
Ｔはほとんど彩春を受けない、一方、データＭｏ〜Ｍ１
５ に対応するアナログ値の絶対値が小さい場合は、
下位側のビットがＤＡ変換部１に供給されるから、微小
データの精度が劣ることはない。例えば、Ｎ＝６の時は
データＭＯ−Ｍｌｌｌがそのまま仮数ＤＡ変換部ｌに供
給され、しかも％填（３）式から判るように誤差が２−
６倍さｎるため零りロス歪が極めて小さくなる、このよ
うに、この実権例においては、微少信号時における誤差
を極めて小さく押えることができるとともに入力データ
さくｏ〜八へ１５ を全ビット２進とすることができる
。
おいては、データＮｏ〜Ｍ＋ｓに対応するアナログ値の
絶対値が大きいときけ、下位側のビットが無視さｒして
上位側のみが仮数ＤＡ変換部１に供給される。しかし、
この場合に無視されるビットの値は、データＭＯ−Ｍ２
Ｓ の値に較べて充分小さいから、出力電圧Ｖｏｕ、
Ｔはほとんど彩春を受けない、一方、データＭｏ〜Ｍ１
５ に対応するアナログ値の絶対値が小さい場合は、
下位側のビットがＤＡ変換部１に供給されるから、微小
データの精度が劣ることはない。例えば、Ｎ＝６の時は
データＭＯ−Ｍｌｌｌがそのまま仮数ＤＡ変換部ｌに供
給され、しかも％填（３）式から判るように誤差が２−
６倍さｎるため零りロス歪が極めて小さくなる、このよ
うに、この実権例においては、微少信号時における誤差
を極めて小さく押えることができるとともに入力データ
さくｏ〜八へ１５ を全ビット２進とすることができる
。
′！た、この実施例においては、構成要素をすべて同一
チップ上に集積しているので、雑音混入が低減されると
ともに、価格本低減さ：ｒＬ−さらに、入力めが全ビッ
ト２進となっているため、極めて使い易いデバイスとな
っている。
チップ上に集積しているので、雑音混入が低減されると
ともに、価格本低減さ：ｒＬ−さらに、入力めが全ビッ
ト２進となっているため、極めて使い易いデバイスとな
っている。
以上説明しｔように、この発明によ几ば、供給されるデ
ジタルデータに晶づいてアナログ出力信号の仮数部およ
び指数部を各々作成する仮数デジタル・アナログ変換部
および指数デジタル・アナログ変換部から成るフローテ
ィングデジタルアナログ変換部と、全ビット２進の入力
データに対応するアナログ値の絶対値が所定値より小さ
い鳩舎はその最下位ビットから順に所定数のビットを選
択して前記仮数部へ供給し、全ビット２進の入力データ
に対応するアナログ値の絶対１直が前記所定値を超えた
場合は、その超え７＋？２進の桁数に対応する数だけ前
記所定数のビットを上位側ヘシフトして前記仮数部へ供
給するデータシフト選択部とを具備するとともに、前記
シフト数に対応する信号を前記指数デジタル・アナログ
変換部の入力信号としたので、入力側を全ビット２進と
することができ、しかも、微小信号時の歪を著しく低減
させることができる。したがって、微小信号時の歪を特
に問題とするデジタルオーディオ回路等に用いると好適
である。
ジタルデータに晶づいてアナログ出力信号の仮数部およ
び指数部を各々作成する仮数デジタル・アナログ変換部
および指数デジタル・アナログ変換部から成るフローテ
ィングデジタルアナログ変換部と、全ビット２進の入力
データに対応するアナログ値の絶対値が所定値より小さ
い鳩舎はその最下位ビットから順に所定数のビットを選
択して前記仮数部へ供給し、全ビット２進の入力データ
に対応するアナログ値の絶対１直が前記所定値を超えた
場合は、その超え７＋？２進の桁数に対応する数だけ前
記所定数のビットを上位側ヘシフトして前記仮数部へ供
給するデータシフト選択部とを具備するとともに、前記
シフト数に対応する信号を前記指数デジタル・アナログ
変換部の入力信号としたので、入力側を全ビット２進と
することができ、しかも、微小信号時の歪を著しく低減
させることができる。したがって、微小信号時の歪を特
に問題とするデジタルオーディオ回路等に用いると好適
である。
筆１図はこの発明の一実施例の構成を示す回路図、！２
図はＩＥＩ図に示す指数・シフト数検出部の構成を示す
回路図、筆３図は筑１図に示すデータシフタ６の構成を
示す回路図、坑４図は一般的なフローティングＤＡ変換
回路の構成を示す回路図である。 １・・・・・・仮数ＤＡ変換部、２・・・・・・指数Ｄ
Ａ変換部、６・・・・・・データシフタ（データシフト
選択部）、７・・・・・・指数・シフト数検出部（デー
タシフト選択部）。 出願人 日本楽器製造株式会社７ 、 代理人 弁理士 志 賀 正 ヰ ゛［゛゛第４図
図はＩＥＩ図に示す指数・シフト数検出部の構成を示す
回路図、筆３図は筑１図に示すデータシフタ６の構成を
示す回路図、坑４図は一般的なフローティングＤＡ変換
回路の構成を示す回路図である。 １・・・・・・仮数ＤＡ変換部、２・・・・・・指数Ｄ
Ａ変換部、６・・・・・・データシフタ（データシフト
選択部）、７・・・・・・指数・シフト数検出部（デー
タシフト選択部）。 出願人 日本楽器製造株式会社７ 、 代理人 弁理士 志 賀 正 ヰ ゛［゛゛第４図
Claims (1)
- 供給されるデジタルデータに基づいてアナログ出力信号
の仮数部および指数部を各々作成する仮数デジタル・ア
ナログ変換部および指数デジタル・アナログ変換部から
成るフローティング・デジタルアナログ変換部と、全ビ
ット２進の入力データに対応するアナログ値の絶対値が
所定値より小さい場合はその最下位ビットから順に所定
数のビットを選択して前記仮数部へ供給し、全ビット２
進の入力データに対応するアナログ値の絶対値が前記所
定値を超えた場合は、超えた２進の桁数に対応する数だ
け前記所定数のビットを上位側へシフトして前記仮数部
へ供給するデータシフト選択部とを具備するとともに、
前記シフト数に対応する信号を前記指数デジタル・アナ
ログ変換部の入力信号としたことを特徴とするデジタル
・アナログ変換回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20874984A JPS6187431A (ja) | 1984-10-04 | 1984-10-04 | デジタル・アナログ変換回路 |
| EP85112533A EP0177902B1 (en) | 1984-10-04 | 1985-10-03 | Digital-to-analog converter |
| DE8585112533T DE3584344D1 (de) | 1984-10-04 | 1985-10-03 | Digital-analog-wandler. |
| US07/463,876 US5021785A (en) | 1984-10-04 | 1990-01-05 | Floating point digital to analog converter with bias to establish range midpoint |
| SG33293A SG33293G (en) | 1984-10-04 | 1993-03-23 | Digital-to-analog converter |
| HK63793A HK63793A (en) | 1984-10-04 | 1993-07-01 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20874984A JPS6187431A (ja) | 1984-10-04 | 1984-10-04 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187431A true JPS6187431A (ja) | 1986-05-02 |
Family
ID=16561440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20874984A Pending JPS6187431A (ja) | 1984-10-04 | 1984-10-04 | デジタル・アナログ変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0177902B1 (ja) |
| JP (1) | JPS6187431A (ja) |
| DE (1) | DE3584344D1 (ja) |
| HK (1) | HK63793A (ja) |
| SG (1) | SG33293G (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209817A (ja) * | 1988-02-17 | 1989-08-23 | Yamaha Corp | 浮動少数点形ディジタル・アナログ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101076A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Digital program voltage generator |
| JPS58164315A (ja) * | 1982-03-25 | 1983-09-29 | Nippon Gakki Seizo Kk | デイジタル・アナログ変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4278964A (en) * | 1971-06-14 | 1981-07-14 | Texaco Inc. | Seismic playback system |
-
1984
- 1984-10-04 JP JP20874984A patent/JPS6187431A/ja active Pending
-
1985
- 1985-10-03 EP EP85112533A patent/EP0177902B1/en not_active Expired - Lifetime
- 1985-10-03 DE DE8585112533T patent/DE3584344D1/de not_active Expired - Lifetime
-
1993
- 1993-03-23 SG SG33293A patent/SG33293G/en unknown
- 1993-07-01 HK HK63793A patent/HK63793A/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101076A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Digital program voltage generator |
| JPS58164315A (ja) * | 1982-03-25 | 1983-09-29 | Nippon Gakki Seizo Kk | デイジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0177902A3 (en) | 1989-01-18 |
| HK63793A (en) | 1993-07-09 |
| EP0177902B1 (en) | 1991-10-09 |
| SG33293G (en) | 1993-05-21 |
| DE3584344D1 (de) | 1991-11-14 |
| EP0177902A2 (en) | 1986-04-16 |
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