JPH0442957A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0442957A JPH0442957A JP2147845A JP14784590A JPH0442957A JP H0442957 A JPH0442957 A JP H0442957A JP 2147845 A JP2147845 A JP 2147845A JP 14784590 A JP14784590 A JP 14784590A JP H0442957 A JPH0442957 A JP H0442957A
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高密度多層配線を有する半導体集積回路装置
の製造方法に関する。
の製造方法に関する。
従来の技術
半導体集積回路装置を高密度化、高集積化するため、半
導体や周辺を微細化するとともに、配線の高密度化、多
層配線化が進められている。とくに、高密度、多層配線
の集積回路装置を実現するために、配線層の加工精度の
向上、配線のパターン欠陥の減少、製造のリードタイム
（ターンアラウンド時間）の短縮が大ぎな課題になって
いる。
導体や周辺を微細化するとともに、配線の高密度化、多
層配線化が進められている。とくに、高密度、多層配線
の集積回路装置を実現するために、配線層の加工精度の
向上、配線のパターン欠陥の減少、製造のリードタイム
（ターンアラウンド時間）の短縮が大ぎな課題になって
いる。
従来この種の半導体装置は第３図に示すような構成であ
った。第３図は従来の３層メタル配線を有するゲートア
レイのメタル配線部分のみを模式的に示している。第３
図では、ＭＯ３型トランジスタ、容量素子などの半導体
基板に搭載される素子を省略したが、実際の半導体集積
回路装置では、種々の素子を搭載することにより表面に
凹凸が生じ、複雑な表面形状を形成している。この複雑
な形状の表面上に多層メタル配線を形成することになる
。第３図に示すようにシリコン基板４１にＭＯ３型トラ
ンジスタ、容量素子などの素子（図示せず）を形成し、
この」−に第１の層間絶縁膜４２を堆積し、この層間絶
縁膜４２に、それぞれのコンタク！・ホール（図示せず
）を形成し、第１のメタル電極配線４３を形成する。つ
ぎに、第２の層間絶縁膜４４を堆積し、第１メタル配線
４３からの接続部分にバイアスホール５１を開孔した後
、第２のメタル配線４５を形成する。ふたたび、第３の
肩−間絶縁膜４６を堆積し、第２のメタル配線４５から
の接続部分にバイアスホール５２を開孔し、第３のメタ
ル配線４７を形成する。つぎに、表面保護膜４８を堆積
する。以上のように、ゲトアレイなどの半導体集積回路
装置では、装置の高密度化、高集積化を実現するために
は、配線の多層化が必須になってきている。
った。第３図は従来の３層メタル配線を有するゲートア
レイのメタル配線部分のみを模式的に示している。第３
図では、ＭＯ３型トランジスタ、容量素子などの半導体
基板に搭載される素子を省略したが、実際の半導体集積
回路装置では、種々の素子を搭載することにより表面に
凹凸が生じ、複雑な表面形状を形成している。この複雑
な形状の表面上に多層メタル配線を形成することになる
。第３図に示すようにシリコン基板４１にＭＯ３型トラ
ンジスタ、容量素子などの素子（図示せず）を形成し、
この」−に第１の層間絶縁膜４２を堆積し、この層間絶
縁膜４２に、それぞれのコンタク！・ホール（図示せず
）を形成し、第１のメタル電極配線４３を形成する。つ
ぎに、第２の層間絶縁膜４４を堆積し、第１メタル配線
４３からの接続部分にバイアスホール５１を開孔した後
、第２のメタル配線４５を形成する。ふたたび、第３の
肩−間絶縁膜４６を堆積し、第２のメタル配線４５から
の接続部分にバイアスホール５２を開孔し、第３のメタ
ル配線４７を形成する。つぎに、表面保護膜４８を堆積
する。以上のように、ゲトアレイなどの半導体集積回路
装置では、装置の高密度化、高集積化を実現するために
は、配線の多層化が必須になってきている。
発明が解決しようとする課題
従来の方法では、次のような問題点がある。ゲートアレ
イ、スタンダードセルなどのＡＳＩＧにおいては、集積
度を向上するため、全面敷き詰め型ゲートアレイが実用
化され、２〜３層以上のメタル配線が必須になっている
。そのため、微細化と、多層化が同時に進行し、加工技
術から見ると、高密度配線を多層化することになり、製
造工程数が増加して製造加工歩留りや、良品率の低下、
加工装置の長期にわたる信頼性を保持することの困難性
などの多くの課題がある。とくに、下地の段差形状が急
峻になり、この下地の上に２〜３層のメタル配線を行う
には、半導体装置表面の平坦化技術の確立など多（の技
術課題もある。
イ、スタンダードセルなどのＡＳＩＧにおいては、集積
度を向上するため、全面敷き詰め型ゲートアレイが実用
化され、２〜３層以上のメタル配線が必須になっている
。そのため、微細化と、多層化が同時に進行し、加工技
術から見ると、高密度配線を多層化することになり、製
造工程数が増加して製造加工歩留りや、良品率の低下、
加工装置の長期にわたる信頼性を保持することの困難性
などの多くの課題がある。とくに、下地の段差形状が急
峻になり、この下地の上に２〜３層のメタル配線を行う
には、半導体装置表面の平坦化技術の確立など多（の技
術課題もある。
第２の問題点として、半導体集積回路装置を製造すると
きのリードタイムの増加がある。この製造リードタイム
の増加は将来開発される複雑な大規模集積回路装置の実
現に要する開発期間を長くするので、半導体装置製造上
だけでなく開発についても大きな課題である。
きのリードタイムの増加がある。この製造リードタイム
の増加は将来開発される複雑な大規模集積回路装置の実
現に要する開発期間を長くするので、半導体装置製造上
だけでなく開発についても大きな課題である。
本発明はこのような課題を解決するもので、高密度、多
層配線に伴う歩留りや良品率の低下を起さず、製造のリ
ードタイムを短縮し、開発期間を短縮する半導体集積回
路を提供することを目的とするものである。
層配線に伴う歩留りや良品率の低下を起さず、製造のリ
ードタイムを短縮し、開発期間を短縮する半導体集積回
路を提供することを目的とするものである。
課題を解決するための手段
この課題を解決するために本発明は、第１の半導体基板
に搭載された半導体装置の電極または配線接続の一部を
第２の半導体基板上に形成し、前記第１の半導体基板上
の半導体装置と前記第２の半導体基板上に形成された電
極または配線のそれぞれに電極パッドを設け、前記電極
パッドを相互に接続するようにしたものである。さらに
、この二つの半導体基板が対向して重ねあわされ、それ
ぞれの電極がバンプを介して接続するようにしたもので
ある。
に搭載された半導体装置の電極または配線接続の一部を
第２の半導体基板上に形成し、前記第１の半導体基板上
の半導体装置と前記第２の半導体基板上に形成された電
極または配線のそれぞれに電極パッドを設け、前記電極
パッドを相互に接続するようにしたものである。さらに
、この二つの半導体基板が対向して重ねあわされ、それ
ぞれの電極がバンプを介して接続するようにしたもので
ある。
作用
この構成により複雑な高密度、多層配線構造を有する半
導体集積回路装置の製造において、配線の一部を別の半
導体基板に形成し、製作した後、２つの半導体基板を接
続することにより積層数を減少させ、積層に伴う下地の
厳しい複雑な凹凸による影響をさけ、かつ、別の半導体
基板で半導体装置を造ることにより、製造歩留りを向上
させ、製造期間を大幅に短縮することとなる。
導体集積回路装置の製造において、配線の一部を別の半
導体基板に形成し、製作した後、２つの半導体基板を接
続することにより積層数を減少させ、積層に伴う下地の
厳しい複雑な凹凸による影響をさけ、かつ、別の半導体
基板で半導体装置を造ることにより、製造歩留りを向上
させ、製造期間を大幅に短縮することとなる。
実施例
本発明の半導体集積回路装置の一実施例を第１図に示す
。第１図は、本発明の半導体集積回路装置をプラスチッ
ク封止したＤＩＬ（ＤＵＡＬ ＩＮＬＩＮＥ型）パッ
ケージの要部構造を模式的に示したものである。半導体
素子を搭載した第１の半導体基板１には、電極パッドＡ
３が設けられ、この上に保護膜５が堆積され、電極部分
３のみ開孔されている。第１の半導体基板１はろう材に
よりダイパッド７に接着され、一部の電極パッド１２は
、ワイヤ９によりリード１０に接続されている。
。第１図は、本発明の半導体集積回路装置をプラスチッ
ク封止したＤＩＬ（ＤＵＡＬ ＩＮＬＩＮＥ型）パッ
ケージの要部構造を模式的に示したものである。半導体
素子を搭載した第１の半導体基板１には、電極パッドＡ
３が設けられ、この上に保護膜５が堆積され、電極部分
３のみ開孔されている。第１の半導体基板１はろう材に
よりダイパッド７に接着され、一部の電極パッド１２は
、ワイヤ９によりリード１０に接続されている。
第２の半導体基板２には、アルミ配線のみ１〜２層形成
され、それぞれに電極パッド４が設けられている。本実
施例では、第１の半導体基板にバンプが形成され、第１
の半導体基板および第２の半導体基板は熱圧着されて１
つの半導体集積回路装置が形成される。その後このチッ
プは樹脂封止される。
され、それぞれに電極パッド４が設けられている。本実
施例では、第１の半導体基板にバンプが形成され、第１
の半導体基板および第２の半導体基板は熱圧着されて１
つの半導体集積回路装置が形成される。その後このチッ
プは樹脂封止される。
上記工程の詳細について、第２図（ａ）〜第２図（ｄ）
により半導体基板の製造工程を説明する。第２図（ａ）
は、第１の半導体基板の製造工程を示しており、シリコ
ン基板２１上にＭＯ８型トランジスタ、容量素子、抵抗
体などの素子を形成しく図示せず）、この上に層間絶縁
膜２２を堆積し、この層間絶縁膜２２に、それぞれの電
極を取り出すためのコンタクトホールを開孔しく図示せ
ず）、第１のアルミ配線２３を形成する。この第１のア
ルミ配線２３は、半導体集積回路装置のブロック毎に電
極を形成される。つぎに、表面保護膜２４を堆積し、電
極パッド用の窓を開孔する。つぎに。
により半導体基板の製造工程を説明する。第２図（ａ）
は、第１の半導体基板の製造工程を示しており、シリコ
ン基板２１上にＭＯ８型トランジスタ、容量素子、抵抗
体などの素子を形成しく図示せず）、この上に層間絶縁
膜２２を堆積し、この層間絶縁膜２２に、それぞれの電
極を取り出すためのコンタクトホールを開孔しく図示せ
ず）、第１のアルミ配線２３を形成する。この第１のア
ルミ配線２３は、半導体集積回路装置のブロック毎に電
極を形成される。つぎに、表面保護膜２４を堆積し、電
極パッド用の窓を開孔する。つぎに。
第２図（ｂ）に示すように電極パッド２３上に、例えば
、チタンタングステンからなるバリアメタル２５、金バ
ンプ２６を堆積する。
、チタンタングステンからなるバリアメタル２５、金バ
ンプ２６を堆積する。
第２図（Ｃ）に第１の半導体基板の断面構造を示す。
第２図（ａ）に示した第２の半導体基板と同じく、シリ
コン基板２１に絶縁膜２７を堆積し、この絶線膜２７に
、第２のアルミ配線２９を形成する。この上に層間絶縁
膜２８を堆積し、この層間絶縁膜２８に、バイアホール
を開孔する。つぎに、第３のアルミ配線３０を形成する
。つぎに、表面保護膜２４を堆積し、電極パッド用の窓
を開孔する。
コン基板２１に絶縁膜２７を堆積し、この絶線膜２７に
、第２のアルミ配線２９を形成する。この上に層間絶縁
膜２８を堆積し、この層間絶縁膜２８に、バイアホール
を開孔する。つぎに、第３のアルミ配線３０を形成する
。つぎに、表面保護膜２４を堆積し、電極パッド用の窓
を開孔する。
電極パッドには、第１の半導体基板と同じ（、バリアメ
タル２５をアルミ膜−Ｊ二に形成する。
タル２５をアルミ膜−Ｊ二に形成する。
つぎに、ウェハ状態で作製した前記半導体基板を、半導
体装置毎に切断して第１図に示したように、ダイパッド
７に第１の半導体基板１を接着する。この後、同様に切
断された第２の半導体基板２を第２図（ｄ）に示すよう
に、第１の半導体基板１に重ね合わせ、それぞれの電極
パッド位置を合わぜ、熱圧着し、バンプ３］を合金化し
、半導体基板を接続する。このようにして２つ以上の半
導体基板から１つの半導体集積回路装置が形成される。
体装置毎に切断して第１図に示したように、ダイパッド
７に第１の半導体基板１を接着する。この後、同様に切
断された第２の半導体基板２を第２図（ｄ）に示すよう
に、第１の半導体基板１に重ね合わせ、それぞれの電極
パッド位置を合わぜ、熱圧着し、バンプ３］を合金化し
、半導体基板を接続する。このようにして２つ以上の半
導体基板から１つの半導体集積回路装置が形成される。
なお、本実施例では、シリコン基板の例を示したが、化
合物半導体基板でも同様に適用可能である。また、本実
施例では、金バンプにより、接続を行っているが、より
微細な電極パッドを形成し、このパッド上にピラー（柱
状突起）を形成し、これに対向する電極を合金化し、接
続することも可能であり、電極パッドの形状や、面積に
よりい（つかの接続方式がある。
合物半導体基板でも同様に適用可能である。また、本実
施例では、金バンプにより、接続を行っているが、より
微細な電極パッドを形成し、このパッド上にピラー（柱
状突起）を形成し、これに対向する電極を合金化し、接
続することも可能であり、電極パッドの形状や、面積に
よりい（つかの接続方式がある。
発明の効果
以上の実施例の説明からも明らかなように本発明の半導
体集積回路装置によれば、多層メタル配線の一部、また
は大部分を別半導体基板」二に形成できるため、複雑な
多層配線であっても、下地に形成された素子による凹凸
の影響を受けず、平坦な基板上で第２．第３のメタル配
線を形成でき、製造工程がかなり容易になる。さらに、
配線を別半導体基板で形成することが可能なため、マス
クスライス方式で、第１の半導体基板を作製し、ダイパ
ッドに接着しておけば、同時に平行して第２の半導体基
板を製作することができ、半導体集積回路装置の製造の
リードタイムを著しく短縮できる。また、半導体装置Ａ
およびＢをそれぞれ個別にデストしたのち接着すわ、ば
、良品率が向上するという効果が得られる。
体集積回路装置によれば、多層メタル配線の一部、また
は大部分を別半導体基板」二に形成できるため、複雑な
多層配線であっても、下地に形成された素子による凹凸
の影響を受けず、平坦な基板上で第２．第３のメタル配
線を形成でき、製造工程がかなり容易になる。さらに、
配線を別半導体基板で形成することが可能なため、マス
クスライス方式で、第１の半導体基板を作製し、ダイパ
ッドに接着しておけば、同時に平行して第２の半導体基
板を製作することができ、半導体集積回路装置の製造の
リードタイムを著しく短縮できる。また、半導体装置Ａ
およびＢをそれぞれ個別にデストしたのち接着すわ、ば
、良品率が向上するという効果が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体集積回路装置の断面
図、第２図（ａ）〜第２図（ｄ）は同半導体集積回路装
置の半導体基板部分の製造工程を示す断面図、第３図は
従来の半導体集積回路装置の断面図である。 １・・・・・・第１の半導体基板、２・・・・・・第２
の半導体基板、３・・・・・・電極パッドＡ、４・・・
・・・電極パットＢ、６・・・・・・バンプ、２１・・
・・・・シリコン基板、２２・・・・・・層間絶縁膜、
２３・・・・・・第１のアルミ配線、２４・・・・・・
表面保護膜、２５・・・・・・バリアメタル、２６・・
・・・・金バンプ、２７・・・・・・絶縁膜、２８・〜
・・・・層間絶縁膜、２９・・・・・・第２のアルミ配
線、３０・・・・・・第３のアルミ配線、３１・・・・
・・金バンプ。 代理人の氏名 弁理士 粟野重孝 ばか１名第 図 弔 図
図、第２図（ａ）〜第２図（ｄ）は同半導体集積回路装
置の半導体基板部分の製造工程を示す断面図、第３図は
従来の半導体集積回路装置の断面図である。 １・・・・・・第１の半導体基板、２・・・・・・第２
の半導体基板、３・・・・・・電極パッドＡ、４・・・
・・・電極パットＢ、６・・・・・・バンプ、２１・・
・・・・シリコン基板、２２・・・・・・層間絶縁膜、
２３・・・・・・第１のアルミ配線、２４・・・・・・
表面保護膜、２５・・・・・・バリアメタル、２６・・
・・・・金バンプ、２７・・・・・・絶縁膜、２８・〜
・・・・層間絶縁膜、２９・・・・・・第２のアルミ配
線、３０・・・・・・第３のアルミ配線、３１・・・・
・・金バンプ。 代理人の氏名 弁理士 粟野重孝 ばか１名第 図 弔 図
Claims (1)
- 第１の半導体基板上および第２の半導体基板上にそれ
ぞれ半導体素子、配線および電極パッドを設け、両半導
体基板上の対応する電極パッドがバンプを介して接続さ
れるように、両半導体基板を重ね固定する半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147845A JPH0442957A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147845A JPH0442957A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442957A true JPH0442957A (ja) | 1992-02-13 |
Family
ID=15439557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147845A Pending JPH0442957A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442957A (ja) |
Cited By (7)
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|---|---|---|---|---|
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-
1990
- 1990-06-06 JP JP2147845A patent/JPH0442957A/ja active Pending
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