JPS6188769A - Waveform shaping circuit for inverter - Google Patents
Waveform shaping circuit for inverterInfo
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- JPS6188769A JPS6188769A JP59208889A JP20888984A JPS6188769A JP S6188769 A JPS6188769 A JP S6188769A JP 59208889 A JP59208889 A JP 59208889A JP 20888984 A JP20888984 A JP 20888984A JP S6188769 A JPS6188769 A JP S6188769A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インパーク等に使用するトランジスタを交互
にスイッチングして交流波形をつくる際のプノノユブル
トランジスタの短絡電流を防止するインバータ用波形整
形回路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides a waveform for an inverter that prevents short-circuit current of a flexible transistor when an alternating current waveform is created by alternately switching transistors used for impark etc. This relates to shaping circuits.
インバータ等に使用するトランジスタを交互にスイッチ
ングして交流波形をつくるとき、プフンユブルトランジ
スタの立上り、立下りの時間が相手側のトランジスタと
一致するために、大きな短絡電流が流れ、主プッシュプ
ルトランジスタの過熱につながるという問題点があった
。When creating an AC waveform by alternately switching transistors used in an inverter, etc., the rise and fall times of the push-pull transistor match those of the other transistor, so a large short-circuit current flows, causing the main push-pull There was a problem in that it led to overheating of the transistor.
本発明は、主プッシュプルトランジスタに流れる短絡電
流によってそのトランジスタがｉ８熱状１ミになるとい
う従来の問題点を解決することを目的とするものである
。The present invention aims to solve the conventional problem that the short circuit current flowing in the main push-pull transistor causes the transistor to become hot.
本発明は、交互にオン・オフさせるプッシュプルトラン
ジスタ回路を用いたインバータ回路において、前記プッ
シュプルトランジスタのそれぞれのベースに与える入力
信号の一方のオフ時刻と他方のオン時刻との間に休止区
間が存在するように上記それぞれの入力信号を発生させ
る回路と、前記休止区間の中間において前記主トランス
の端子間を短絡させる回路とを備えたものであり、これ
によってプッシュプルトランジスタに大きな短絡電流が
流れることを防止するようにしたものである。The present invention provides an inverter circuit using push-pull transistor circuits that are turned on and off alternately, in which there is a rest period between one off time and the other on-time of an input signal applied to the base of each of the push-pull transistors. The circuit includes a circuit that generates each of the input signals as described above, and a circuit that short-circuits the terminals of the main transformer in the middle of the rest section, thereby causing a large short-circuit current to flow through the push-pull transistor. It is designed to prevent this from happening.
以下、本発明を図面に示す実施例に基づいて説明する。 Hereinafter, the present invention will be explained based on embodiments shown in the drawings.
第１閣は本発明の実施回路図である。図において、（１
）は２倍周波発振器、（２）〜（４）はパルス幅発生器
、（５）〜（７）はダイオード、（８）は１／２分周器
、（９）及び（１０）はナンド回路、（１１）及び（１
２）は微分回路、（１３）及び（１４）はフリップ・フ
ロップ、（Ｉ５）は主プノノユプルトランジスタスイノ
チ、（１６）は王トランス、（１７）は直流電源、（１
８）はフリップ・フロップ、（Ｉ９）はアンチインダク
タンススイッチングトランジスタ、（２０）及び（２１
）はグイオートである。なお、アンチインダクタンスス
イッチングトランジスタ（１９）は、本実施例では主ト
ランスの一次側を短絡するように構成しているが、王ト
ランス（１６）の二次側を短絡するように構成してもよ
い。The first panel is an implementation circuit diagram of the present invention. In the figure, (1
) is a double frequency oscillator, (2) to (4) are pulse width generators, (5) to (7) are diodes, (8) is a 1/2 frequency divider, (9) and (10) are NAND circuit, (11) and (1
2) is a differentiator circuit, (13) and (14) are flip-flops, (I5) is a main transistor, (16) is a transformer, (17) is a DC power supply, (1
8) is a flip-flop, (I9) is an anti-inductance switching transistor, (20) and (21)
) is guioto. Although the anti-inductance switching transistor (19) is configured to short-circuit the primary side of the main transformer in this embodiment, it may be configured to short-circuit the secondary side of the main transformer (16). .
上記回路の各部の動作を第２図に示す波形図を参照にし
ながら説明すると、２倍周波発振器＋ｌｌでは第２図の
＋ａ＋に示すようなパルスｒ１ を出力する。The operation of each part of the above circuit will be explained with reference to the waveform diagram shown in FIG. 2. The double frequency oscillator +ll outputs a pulse r1 as shown at +a+ in FIG.
この出力はまずパルス幅発生器（２）に人力され、パル
スｆ、の立ち下がりで立ち上がるパルス「２をＱ Ｆ４
子より出力し、またその反転出力ｒ２′をＱ端子より出
力する（第２図（ｂ））。パルスｒ２はまたパルス発生
器（３）に入力され、同様にその立ら下がりで変化する
パルス信号ｆ、及び「、”を出力する（第２図ｆＣＩ）
。そのパルスｒ、は次のパルス発生器（４）に入力され
、同様にその立ち下がりで変化するパルス信号ｆ４及び
ｆ４°を出力する（第２図ｆｄｌ）。これらのパルス幅
発生器（２）〜Ｉ４）のＱｆｉＭ子出力全出力オード（
５）〜（７（で加算した出力は、ｆ、のように３つのパ
ルス幅が合成された幅のパルス信号となり（第２圀（ｅ
ｌ） 、ナンド回路（９）及び（ｌＯ）に人力される。This output is first inputted to the pulse width generator (2), which generates a pulse "2" that rises at the falling edge of the pulse "F4".
The inverted output r2' is output from the Q terminal (FIG. 2(b)). Pulse r2 is also input to the pulse generator (3), which similarly outputs a pulse signal f that changes at its falling edge and "," (FIG. 2 fCI)
. The pulse r is input to the next pulse generator (4), which similarly outputs pulse signals f4 and f4° that change at the falling edge of the pulse (fdl in FIG. 2). These pulse width generators (2) to I4) have QfiM child output full output odes (
The output added in steps 5) to (7() becomes a pulse signal with a width in which three pulse widths are synthesized, such as f, (the second domain (e
l), which is manually input to the NAND circuit (9) and (lO).
一方、パルス幅発生器（２）のｄ端子出力ｆ、°は、１
／２分周器（８）に入力され、ｆ、”パルスの立ち下が
り毎に反転する矩形波ｆ、及びその反転矩形波ｆ８゛を
出力する（第２図（ｆ））。次のナンド回路（９）及び
（ｌＯ）では、それぞれ矩形波［、とｉ′ｉｉｊ記パル
ス「、のナンド、及び矩形波ｆ、“とパルス【、のナン
ドがとられ、それぞれ信号ｆ、及びｆｌ。が作り出され
る（第２図ｆｇ１． ｆｈｌ） 。On the other hand, the d terminal output f,° of the pulse width generator (2) is 1
/2 frequency divider (8), which outputs a rectangular wave f, which is inverted every time the pulse falls, and its inverted rectangular wave f8 (Fig. 2 (f)).The following NAND circuit In (9) and (lO), the NAND of the rectangular wave [, and the pulse i'iij "," and the NAND of the rectangular wave f, " and the pulse [, respectively, are taken, and the signals f and fl, respectively. is produced (Fig. 2 fg1.fhl).
次の微分回路（１１）及び（１２）では、信号ｆ、及び
ｆ、。を微分して、それぞれその反転信号ｆｌ＋及びｆ
１□を得る（第２図ｆｉ＋、 （Ｊｌ）。次のフリップ
・フロップ（１３）では、信号ｆ１６の立ち下がりでセ
ットされ、信号ｆ、でリセットされた信号ｆ１３を得（
第２図（ト）））、またフリップ・フロップ（１４）で
は、信号ｆ、の立ち下がりでセットされ、信号ｒ＋ｚで
リセットされた信号ｆ、を得る（第２図Ｆｉ＋） 。In the next differentiating circuits (11) and (12), the signals f and f, and its inverted signals fl+ and f, respectively.
1□ is obtained (FIG. 2 fi+, (Jl).The next flip-flop (13) obtains a signal f13 that is set at the falling edge of the signal f16 and reset by the signal f.
In the flip-flop (14), a signal f is set at the falling edge of the signal f and reset at the signal r+z (Fi+ in FIG. 2).
第２図の（ＩＴｌｌは、主プッシュプルトランジスタス
イノチ（１５）のオン・オフ動作を示す図であり、入力
ｆ１３＋ ｆｌａのオン区間で十一方向にオンし、入力
の休止区間でオフ状態となる。このオン・オフ信号によ
りバッテリー等の直流型ｉ （１７）を用いて電力増幅
し、主トランス（１６）を介して電力を取り出す。(ITll in FIG. 2) is a diagram showing the on/off operation of the main push-pull transistor Suinochi (15), which turns on in the eleven directions during the ON section of the input f13 + fla, and turns off during the input rest section. Based on this on/off signal, power is amplified using a DC type i (17) such as a battery, and the power is taken out via the main transformer (16).
一方、パルス幅発生器（３）の０出力ｆ、゛と同（４）
の０出力ｆ４°をフリップ・フロップ（１８）のり七ノ
ド端子及びセット端子に人力し°（波形１’＋＋＋を作
り出しく第２図＋ｎｌ） 、アンチインダクタンストラ
ンジスタスイッチ（１９）によりダイオード（２０）、
（２１）を通して主トランス（１６）のインダクタン
電流を波形ｒ＋ｓのオン時間だけ短絡して出力波形を整
形する。この回路を用いなかった場合、王トランス（１
６）のカットオフ状態では、主トランス（１６）の−次
側から見た王ブソソユプルトランジスタスイノチ（１５
）のインピーダンスが高くなり、主トランス（１６）の
巻線のインダクタンスによる誘導ｉｌｔ流が流れて出力
波形が歪むため（第２図Ｆ０１参照）、これを防止する
ようにした。出力電圧の波形を第２図（ρ）に示す。On the other hand, the 0 output f of the pulse width generator (3) is the same as ゛ (4)
The 0 output f4° of the flip-flop (18) is connected to the 7th node terminal and the set terminal (Figure 2 +nl which creates waveform 1'+++), and the anti-inductance transistor switch (19) connects the diode (20),
(21), the inductor current of the main transformer (16) is short-circuited for the on-time of waveform r+s to shape the output waveform. If this circuit is not used, a king transformer (1
In the cut-off state of 6), the main transformer (15) is
) becomes high and an induced ilt current flows due to the inductance of the winding of the main transformer (16), distorting the output waveform (see F01 in FIG. 2), so this is prevented. The waveform of the output voltage is shown in FIG. 2 (ρ).
第１図において破線で囲んだ回路は、比較電圧回路（２
２）、誤差増幅器（２３）、トランジスタ増幅回路（２
４）によるフォトカプラ （２５）を使用した定電圧制
御回路である。The circuit surrounded by the broken line in Figure 1 is the comparison voltage circuit (2
2), error amplifier (23), transistor amplifier circuit (2)
4) is a constant voltage control circuit using a photocoupler (25).
上述したように本発明によれば、プノノユブルトランジ
スタのオン・オフの立ち上がり、立ち下がり時間に交互
に休止区間を設け、またこの休止区間において上トラン
スの端子間を短絡する構成としたことにより、トランジ
スタに大きな短絡電流が流れることを防止すると共に出
カドランスのインダクタンスによるはねかえり電圧を聞
えることができるという効果を奏するものである。As described above, according to the present invention, pause periods are provided alternately during the rise and fall times of the on/off of the flexible transistor, and the terminals of the upper transformer are short-circuited during the pause periods. This has the effect of preventing a large short-circuit current from flowing through the transistor, and also making it possible to hear the rebound voltage caused by the inductance of the output transformer.
第１図は本発明の実施例を示す回路図、第２図はその動
作を説明するための各部の波形図である。
＋１１ ： ２倍周波発振器
（２）〜（４）：パルス幅発生器
（５）〜（７）；ダイオード
ｔｓ＋ ： １ ／ ２ 分Ｐ１２Ｇ
＋９１． （１０） ：ナンド回路
（１１）、 （１２） ：微分回路
（１３）、 （＋４） ；フリップ・フロ、プ（１５）
：王プフノユプルトランジスクスイノチ（１６ン：主
トランス
（１７） ：直流電源
（１Ｂ） ：フリップ・フロフプ
（１９） ：アンチイ／ダククンススイノチングトラン
ジスタ
（２０）、 （２１） ：ダイオード
（２２）二比較電圧回路
（２３） ：誤差増幅器
（２４） ： ｌ−ランジスタ増幅回路（２５） ：フ
ォトカプラFIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a waveform diagram of each part for explaining its operation. +11: Double frequency oscillator (2) to (4): Pulse width generator (5) to (7); Diode ts+: 1/2 minute P12G +91. (10): NAND circuit (11), (12): Differential circuit (13), (+4); Flip-Flo, P (15)
: Main transformer (17) : DC power supply (1B) : Flip flip (19) : Anti-chip/dakkunsu switching transistor (20), (21) : Diode (22) ) Two comparison voltage circuits (23): Error amplifier (24): L-transistor amplifier circuit (25): Photocoupler
Claims (1)
回路を用いたインバータ回路において、前記プッシュプ
ルトランジスタのそれぞれのベースに与える入力信号の
一方のオフ時刻と他方のオン時刻との間に休止区間が存
在するように上記それぞれの入力信号を発生させる回路
と、前記休止区間の中間において前記主トランスの端子
間を短絡させる回路とを備えたことを特徴とするインバ
ータ用波形整形回路。1. In an inverter circuit using push-pull transistor circuits that are turned on and off alternately, there is a pause period between the off time of one input signal and the on time of the other input signal applied to the base of each of the push-pull transistors. A waveform shaping circuit for an inverter, comprising: a circuit for generating each of the input signals as described above; and a circuit for short-circuiting terminals of the main transformer in the middle of the rest period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208889A JPS6188769A (en) | 1984-10-03 | 1984-10-03 | Waveform shaping circuit for inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208889A JPS6188769A (en) | 1984-10-03 | 1984-10-03 | Waveform shaping circuit for inverter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188769A true JPS6188769A (en) | 1986-05-07 |
Family
ID=16563798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208889A Pending JPS6188769A (en) | 1984-10-03 | 1984-10-03 | Waveform shaping circuit for inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188769A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202187U (en) * | 1987-06-19 | 1988-12-27 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838314B1 (en) * | 1970-08-31 | 1973-11-16 |
-
1984
- 1984-10-03 JP JP59208889A patent/JPS6188769A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838314B1 (en) * | 1970-08-31 | 1973-11-16 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202187U (en) * | 1987-06-19 | 1988-12-27 |
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