JPS6190395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6190395A JPS6190395A JP59212096A JP21209684A JPS6190395A JP S6190395 A JPS6190395 A JP S6190395A JP 59212096 A JP59212096 A JP 59212096A JP 21209684 A JP21209684 A JP 21209684A JP S6190395 A JPS6190395 A JP S6190395A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明１’；ｔｄ−ＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）セルのα線耐性を強化する方法に関
する。
アクセス・メモリ）セルのα線耐性を強化する方法に関
する。
ｄ−ＲＡＭセルはダブルポリシリコン型が主流だつたが
、高集積化に伴い、蓄積容量が大きくとれるより進歩し
た形式のセルが要請されている。またｄ−ＲＡＭセルに
おける問題の１つとして、α線があたった時、基板の中
に電子−正孔対（Ｅｌｅｃ−ｔｒｏｎ−Ｈｏｌｅ Ｐａ
１ｒ）が生じ、これによりンフトエラーを起こす問題が
ある。
、高集積化に伴い、蓄積容量が大きくとれるより進歩し
た形式のセルが要請されている。またｄ−ＲＡＭセルに
おける問題の１つとして、α線があたった時、基板の中
に電子−正孔対（Ｅｌｅｃ−ｔｒｏｎ−Ｈｏｌｅ Ｐａ
１ｒ）が生じ、これによりンフトエラーを起こす問題が
ある。
従来、ｄ−ＲＡＭの高集積化を図ったセル構造の１つを
第５図に示す。これは溝型キャパシタ（通称トレンチキ
ャパシタ）であって、半導体基板の主表面から基板内部
へ向けて細孔５１を形成し、該細孔５１の表面上に積層
して絶縁膜５３および容量電極（ポリシリコン等）を形
成するものである。なお、第５図において、詞はセルプ
レー） 、５５ ＋ ５６はトランスファゲートのＦＥ
Ｔのノース。ドレインのｎ十領域、５７はワード線、聞
は隣のセルのワード線、５９はビット線である。当該溝
型キャパシタにおいては、細孔５１に隣接して電荷蓄積
電極たる反転（電子）層５０が形成される。今この溝型
キャパシタにα線６３があたったとすると、半導体基板
の中に電子−正孔対６２が生じ、空乏層間の中の電界に
引かれてｎ十層５５に入ってンフトエラーをおこすこと
がある。特に、この溝型キャパシタのようにすると、空
乏層ωの広がシが非常に大きいので、この捕獲断面積が
大きく、ンフトエラーに強い構造にすることができない
。もう一つの欠点として、セルとセルとの間がパンチス
ルーし易く、そのため集積度が思った極上げられない。
第５図に示す。これは溝型キャパシタ（通称トレンチキ
ャパシタ）であって、半導体基板の主表面から基板内部
へ向けて細孔５１を形成し、該細孔５１の表面上に積層
して絶縁膜５３および容量電極（ポリシリコン等）を形
成するものである。なお、第５図において、詞はセルプ
レー） 、５５ ＋ ５６はトランスファゲートのＦＥ
Ｔのノース。ドレインのｎ十領域、５７はワード線、聞
は隣のセルのワード線、５９はビット線である。当該溝
型キャパシタにおいては、細孔５１に隣接して電荷蓄積
電極たる反転（電子）層５０が形成される。今この溝型
キャパシタにα線６３があたったとすると、半導体基板
の中に電子−正孔対６２が生じ、空乏層間の中の電界に
引かれてｎ十層５５に入ってンフトエラーをおこすこと
がある。特に、この溝型キャパシタのようにすると、空
乏層ωの広がシが非常に大きいので、この捕獲断面積が
大きく、ンフトエラーに強い構造にすることができない
。もう一つの欠点として、セルとセルとの間がパンチス
ルーし易く、そのため集積度が思った極上げられない。
これに対して、パンチスルーを抑えるために、本発明の
発明者がＤＩＥＴ−Ｃセル（ＤｉｅｌｅｃｔｒｉｃＥｎ
ｅ！ＬｐＳｕｌａｔｅｄ Ｔｒｅｎｃｈ−Ｃａｐａｃｉ
ｔｏｒ セル）を提案している。第４図にこれを示して
お９、溝型キャパシタがちょうど絶縁膜４０のカプセル
の中に形成されている構造になっている。キャパシタは
絶縁膜４０上の２つのポリシリコン４］、４３、及びそ
の間の絶縁膜４２で形成されている。絶縁膜４２は下側
のポリシリコン４】の表面を薄く酸化するか、酸化膜を
デポジションして形成する。その他の各部については、
先の第５〜図と対応部に同一番号を付しているので説明
を略す。第・５図の構造においては、反転層刃が一方の
電極になっており、Ｓｉの基板の中にちょうど露出した
かつこうになっており、セル同志の空乏層（イ）がくっ
つくとパンチスルーが生ずる。これに対して、第４図の
構造においては、絶縁物のくぼみの中にキャパシタが収
まっているので、電気的には分離されていることになる
。したがって、絶縁膜４０を介して空乏層４４が伸びる
ことがあるが、この場合例えセル同志の空乏層がくつつ
いても、パンチスルーが生じることはない。したがって
、第４図の構造は第５図のものより集積度が高くできる
。しかし、α線に対する強度については、第４図の絶縁
膜４０のカプセルに溝型キャパシタを収めた構造だけで
は必ずしも満足できるものではない。絶縁膜４０があっ
ても蓄積電極にプラスの電圧が蓄積されたとすると、基
板がＰ形だからどうしても空乏層躬が基板の中に延びる
。これは所謂ＭＯ８構造の空乏層になるが、その空乏層
の延びというのは第５図の公知のものより間に絶縁膜が
入った分だけ延びは少なく、α線に強いが、その延びた
空乏層の中にもしα線が走って、電子−正孔対が生ずる
と、電子は空乏層の中で電界に引かれて電位の高い側に
移動する。トランスファゲートのｎ十領域５５の電位が
高い場合、発生した電子はｔａｎ十領域団に吸引され、
その結果ンフトエラーが起こる可能性が生ずる。
発明者がＤＩＥＴ−Ｃセル（ＤｉｅｌｅｃｔｒｉｃＥｎ
ｅ！ＬｐＳｕｌａｔｅｄ Ｔｒｅｎｃｈ−Ｃａｐａｃｉ
ｔｏｒ セル）を提案している。第４図にこれを示して
お９、溝型キャパシタがちょうど絶縁膜４０のカプセル
の中に形成されている構造になっている。キャパシタは
絶縁膜４０上の２つのポリシリコン４］、４３、及びそ
の間の絶縁膜４２で形成されている。絶縁膜４２は下側
のポリシリコン４】の表面を薄く酸化するか、酸化膜を
デポジションして形成する。その他の各部については、
先の第５〜図と対応部に同一番号を付しているので説明
を略す。第・５図の構造においては、反転層刃が一方の
電極になっており、Ｓｉの基板の中にちょうど露出した
かつこうになっており、セル同志の空乏層（イ）がくっ
つくとパンチスルーが生ずる。これに対して、第４図の
構造においては、絶縁物のくぼみの中にキャパシタが収
まっているので、電気的には分離されていることになる
。したがって、絶縁膜４０を介して空乏層４４が伸びる
ことがあるが、この場合例えセル同志の空乏層がくつつ
いても、パンチスルーが生じることはない。したがって
、第４図の構造は第５図のものより集積度が高くできる
。しかし、α線に対する強度については、第４図の絶縁
膜４０のカプセルに溝型キャパシタを収めた構造だけで
は必ずしも満足できるものではない。絶縁膜４０があっ
ても蓄積電極にプラスの電圧が蓄積されたとすると、基
板がＰ形だからどうしても空乏層躬が基板の中に延びる
。これは所謂ＭＯ８構造の空乏層になるが、その空乏層
の延びというのは第５図の公知のものより間に絶縁膜が
入った分だけ延びは少なく、α線に強いが、その延びた
空乏層の中にもしα線が走って、電子−正孔対が生ずる
と、電子は空乏層の中で電界に引かれて電位の高い側に
移動する。トランスファゲートのｎ十領域５５の電位が
高い場合、発生した電子はｔａｎ十領域団に吸引され、
その結果ンフトエラーが起こる可能性が生ずる。
本発明は、上述の第４図に示すような改良された溝型キ
ャパシタにおいて、尚α線に対する耐性が不十分であシ
、ンフトエラーが生ずる可能性があるという問題点を解
決するものである。
ャパシタにおいて、尚α線に対する耐性が不十分であシ
、ンフトエラーが生ずる可能性があるという問題点を解
決するものである。
本発明においては、一導電形の半導体の表面より半導体
内に堀込まれた溝の内面に絶縁膜を介して付着された蓄
積電極と、該蓄積電極上の誘電体膜と、該誘電体膜を介
した対向電極とを備える半導体記憶装置において、前記
溝は少なくともその一部で前記蓄積電極の接続部の導電
形と同じ、すなわち前記半導体の導電形と異なる導電形
の領域に接しており、かつ咳領域は蓄積電極よりも常に
前記−４電形の半導体の少数キャリアに対するポテンシ
ャルが低くなるように電圧が印加されるようになされる
。
内に堀込まれた溝の内面に絶縁膜を介して付着された蓄
積電極と、該蓄積電極上の誘電体膜と、該誘電体膜を介
した対向電極とを備える半導体記憶装置において、前記
溝は少なくともその一部で前記蓄積電極の接続部の導電
形と同じ、すなわち前記半導体の導電形と異なる導電形
の領域に接しており、かつ咳領域は蓄積電極よりも常に
前記−４電形の半導体の少数キャリアに対するポテンシ
ャルが低くなるように電圧が印加されるようになされる
。
すなわち、本発明によれば、第４図に示されているよう
な絶縁膜で周囲が覆われた溝型キャパシタの、堀込んだ
溝（細孔）の少なくとも一箇所に基板と逆導電形の不純
物添加領域が接触するように形成される。そして該基板
と逆導電形の不純物添加領域が、溝型キャパシタの蓄積
電極の接続ノードより常に基板の少数キャリアに対する
ポテンシャルが低くなるようにバイアスされる。
な絶縁膜で周囲が覆われた溝型キャパシタの、堀込んだ
溝（細孔）の少なくとも一箇所に基板と逆導電形の不純
物添加領域が接触するように形成される。そして該基板
と逆導電形の不純物添加領域が、溝型キャパシタの蓄積
電極の接続ノードより常に基板の少数キャリアに対する
ポテンシャルが低くなるようにバイアスされる。
〔作 用〕
今、例えば電源電圧を５ｖとすると、上述の逆導電形の
不純物添加領域には５ｖを接続する一方、前記蓄積電極
の接続ノード、例えばｎ十領域はこれより低い電圧の４
ｖ程度が印加されるようにする。
不純物添加領域には５ｖを接続する一方、前記蓄積電極
の接続ノード、例えばｎ十領域はこれより低い電圧の４
ｖ程度が印加されるようにする。
すると、溝型キャパシタの周囲の絶縁膜から基板に空乏
層が延び、ここにα線があたって電子−正孔対が生じて
も、その電子は電位の高い側、すなわち電子に対するポ
テンシャルの低い前記逆導電形の不純物添加領域に移動
し、最終的には電源に吸収されて何等影響することがな
くなる。もしンフトエラーを起こす可能性があるとすれ
ば、接続ノードのｎ中領域に直接α線があたった場合と
考えられるが、該ｎ中領域の面積の割合いは低いから、
総合的に考えてもα線があたった際のンフトエラー率は
大幅に低下できる。
層が延び、ここにα線があたって電子−正孔対が生じて
も、その電子は電位の高い側、すなわち電子に対するポ
テンシャルの低い前記逆導電形の不純物添加領域に移動
し、最終的には電源に吸収されて何等影響することがな
くなる。もしンフトエラーを起こす可能性があるとすれ
ば、接続ノードのｎ中領域に直接α線があたった場合と
考えられるが、該ｎ中領域の面積の割合いは低いから、
総合的に考えてもα線があたった際のンフトエラー率は
大幅に低下できる。
（第１の実施例）
第１図において、各部の番号のうち、先の第４図と共通
部分には同一番号を付してお９、Ｐ形ｓｉ基板１０に細
孔５１が形成され、該細孔５１の表面上に積層して絶縁
膜４０が設けられ、該絶縁膜４０は内部に溝型キャパシ
タを収納するカプセルとなるものであシ、順に溝型キャ
パシタの蓄積電極４１となるポリシリコン層、その表面
を酸化して形成された絶縁膜４２．対向電極（セルプレ
ート）５４とその溝内埋込み部分４３のポリシリコンが
形成されている。
部分には同一番号を付してお９、Ｐ形ｓｉ基板１０に細
孔５１が形成され、該細孔５１の表面上に積層して絶縁
膜４０が設けられ、該絶縁膜４０は内部に溝型キャパシ
タを収納するカプセルとなるものであシ、順に溝型キャ
パシタの蓄積電極４１となるポリシリコン層、その表面
を酸化して形成された絶縁膜４２．対向電極（セルプレ
ート）５４とその溝内埋込み部分４３のポリシリコンが
形成されている。
５５ 、５６はトランス７アゲートのＦＥＴのソース、
ドレインのｎ中領域、５７はワード線、詔は隣のセルの
ワード線、５９はビット線、６１はフィールド酸化膜、
６２はα線６３があたって生じた電子−正孔対である。
ドレインのｎ中領域、５７はワード線、詔は隣のセルの
ワード線、５９はビット線、６１はフィールド酸化膜、
６２はα線６３があたって生じた電子−正孔対である。
以上の構成は、第４図の改良された溝型キャパシタと同
様であるが、本実施例においては、基板と逆導電形の埋
込層、この場合はｎ十形の埋込層１１が設けられ、該ｎ
十形の埋込層１１は基板に堀込んだ溝５１に少なくとも
一箇所で接触している。そして、当該ｎ十形の埋込層１
１は蓄積電極４１の接続部のｎ十層関より常に高い電位
になるようにバイアスしておく（Ｐチャネル型ではこの
電位関係を逆にする）。
様であるが、本実施例においては、基板と逆導電形の埋
込層、この場合はｎ十形の埋込層１１が設けられ、該ｎ
十形の埋込層１１は基板に堀込んだ溝５１に少なくとも
一箇所で接触している。そして、当該ｎ十形の埋込層１
１は蓄積電極４１の接続部のｎ十層関より常に高い電位
になるようにバイアスしておく（Ｐチャネル型ではこの
電位関係を逆にする）。
具体的には電源電圧を５ｖとしてｎ十形の埋込層１１に
は５Ｖを給電し、一方蓄積電極４１に書込む最大の電圧
を回路上の構成で４．８Ｖ程度にする。これＫより、常
に埋込層１１の電子のポテンシャルは蓄積電極接続部の
ｎ十層関よりも低くなるので、α線照射であって空乏層
１２内に少数キャリア（電子）が入っても、これはポテ
ンシャルの低いｎ十形の埋込層１１に流れ込みン７トエ
ラーは生じない。
は５Ｖを給電し、一方蓄積電極４１に書込む最大の電圧
を回路上の構成で４．８Ｖ程度にする。これＫより、常
に埋込層１１の電子のポテンシャルは蓄積電極接続部の
ｎ十層関よりも低くなるので、α線照射であって空乏層
１２内に少数キャリア（電子）が入っても、これはポテ
ンシャルの低いｎ十形の埋込層１１に流れ込みン７トエ
ラーは生じない。
この原理は第２図に示すＦＥＴで考えると容易である。
絶縁物カプセルで包まれた堀込まれた細孔５１の面は１
つのＭＯＳ ＦＥＴと考えられる。ｎ十形の埋込層１１
は電位が高いのでドレインＤ、蓄積電極４１はゲートＧ
であり、蓄積電極のｎ生電極５５に相当するソースＳに
接続されている。この状態では（ゲート電圧）Ｖｃ＝Ｖ
ｓ（ソース電圧）のためＭＯＳＦＥＴはターンオンしな
い。α線照射でＭＯＳ ＦＥＴのチャネル部に電子が入
シ込むと、電子はドレインＤに向って流れ、ソースＳに
は決して入らない。これが本発明の原理である。
つのＭＯＳ ＦＥＴと考えられる。ｎ十形の埋込層１１
は電位が高いのでドレインＤ、蓄積電極４１はゲートＧ
であり、蓄積電極のｎ生電極５５に相当するソースＳに
接続されている。この状態では（ゲート電圧）Ｖｃ＝Ｖ
ｓ（ソース電圧）のためＭＯＳＦＥＴはターンオンしな
い。α線照射でＭＯＳ ＦＥＴのチャネル部に電子が入
シ込むと、電子はドレインＤに向って流れ、ソースＳに
は決して入らない。これが本発明の原理である。
第１図の構成について、より具体的に例示すると、Ｐ形
基板１０としてＢドープの１００ｃｍの比抵抗のＳｔを
用い、ｎ十形の埋込層１１はＳｂを中心濃度で１０ ０
ｍ 程度に形成する。溝型キャパシタの蓄積電極４１
は１５００ ′Ａのポリシリコンで形成し、その表面を
１５０Ａ位酸化して５ｉＯｓ＋４２を形成し、その上に
対向電極のポリシリコン４３を形成する。該溝型キャパ
シタは直径２μｍ、深さ４．５μｍの細孔５１の周囲゛
を１０００ Ｘの膜厚のＳｔＯ＋（４ので覆ったカ
プセル内に形成される。フィールド酸化膜６１の厚さは
５０００＾。
基板１０としてＢドープの１００ｃｍの比抵抗のＳｔを
用い、ｎ十形の埋込層１１はＳｂを中心濃度で１０ ０
ｍ 程度に形成する。溝型キャパシタの蓄積電極４１
は１５００ ′Ａのポリシリコンで形成し、その表面を
１５０Ａ位酸化して５ｉＯｓ＋４２を形成し、その上に
対向電極のポリシリコン４３を形成する。該溝型キャパ
シタは直径２μｍ、深さ４．５μｍの細孔５１の周囲゛
を１０００ Ｘの膜厚のＳｔＯ＋（４ので覆ったカ
プセル内に形成される。フィールド酸化膜６１の厚さは
５０００＾。
セルプレート５４上の層間絶縁膜は４０００ Ａでその
上に隣のセルのワード線５８が形成され、ワード線５７
゜郭はいずれもポリシリコンまたはＭｏＳｉ２で形成す
る。なお、以上に用いられるポリシリコン層はすべてｎ
形にドープした層とする。トランスファゲートのｎ十層
５５ 、５６はＡｓ＋のイオン注入層であシ、ドーズ量
２刈０１ｓｃｍ−ｆｆｉとする。ｎ十形の埋込層１１の
上端の深さＬは４ ｐｍであり、したがって、細孔５１
はその先端０．５μｍがｎ十形の埋込層１１に接触して
いる。
上に隣のセルのワード線５８が形成され、ワード線５７
゜郭はいずれもポリシリコンまたはＭｏＳｉ２で形成す
る。なお、以上に用いられるポリシリコン層はすべてｎ
形にドープした層とする。トランスファゲートのｎ十層
５５ 、５６はＡｓ＋のイオン注入層であシ、ドーズ量
２刈０１ｓｃｍ−ｆｆｉとする。ｎ十形の埋込層１１の
上端の深さＬは４ ｐｍであり、したがって、細孔５１
はその先端０．５μｍがｎ十形の埋込層１１に接触して
いる。
（第２の実施例）
第３図はｎ形の基板３１の上にＰ彫工・ビタキシャル層
３２を形成し、該Ｐ形エピタキシャル層３２に細孔５１
を堀込むと共に一部ｎ形の基板３１に細孔５１が及ぶよ
うにし、ｎ形の基板３１が第１図のｎ十形の埋込層１１
と同様に機能するようにしたものである。
３２を形成し、該Ｐ形エピタキシャル層３２に細孔５１
を堀込むと共に一部ｎ形の基板３１に細孔５１が及ぶよ
うにし、ｎ形の基板３１が第１図のｎ十形の埋込層１１
と同様に機能するようにしたものである。
ｎ形の基板３１の電位が蓄積電極４】の接続部のｎ十層
５５より常に高い電位になるようにバイアスしておけば
、α線により生じた電子−正孔対６２の電子は必ず下方
の基板側に抜けてンフトエラーを生ずることがない。な
お、本実施例においてＰ形エピタキシャル層３２の他に
Ｐ形イオン注入層を用いても良い。具体例としてはｎ形
の基板３１としてｓｂドープ（０，０１Ωａｍ ）の８
１を用い、Ｐ形エピタキシャル層３２はボロンドープ（
１０Ｑｃｍ ）膜厚４ｐｍのＳｉ層とする。バイアスは
基板３１が５Ｖ、Ｐ形エピタキシャル層３２はＯＶ又は
ＶＢＢ＝−ａｖとする。
５５より常に高い電位になるようにバイアスしておけば
、α線により生じた電子−正孔対６２の電子は必ず下方
の基板側に抜けてンフトエラーを生ずることがない。な
お、本実施例においてＰ形エピタキシャル層３２の他に
Ｐ形イオン注入層を用いても良い。具体例としてはｎ形
の基板３１としてｓｂドープ（０，０１Ωａｍ ）の８
１を用い、Ｐ形エピタキシャル層３２はボロンドープ（
１０Ｑｃｍ ）膜厚４ｐｍのＳｉ層とする。バイアスは
基板３１が５Ｖ、Ｐ形エピタキシャル層３２はＯＶ又は
ＶＢＢ＝−ａｖとする。
本発明によれば、絶縁膜で周囲が覆われた溝型キャパシ
タの堀込まれた溝の少なくとも一箇所に、畝溝が形成さ
れる半導体領域の導電形と逆導電形の不純物添加領域が
接触しておシ、該不純物添加領域は溝型キャパシタの蓄
積電極の接続ノードより常に基板の少数キャリアに対す
るポテンシャルが低くなる様にバイアスされるので、α
線があたって電子−正孔対が生じても、電子（または正
孔）はポテンシャルの低い前記逆導電形の不純物添加領
域側に流れ、ンフトエラーが生じることを防止すること
ができる。
タの堀込まれた溝の少なくとも一箇所に、畝溝が形成さ
れる半導体領域の導電形と逆導電形の不純物添加領域が
接触しておシ、該不純物添加領域は溝型キャパシタの蓄
積電極の接続ノードより常に基板の少数キャリアに対す
るポテンシャルが低くなる様にバイアスされるので、α
線があたって電子−正孔対が生じても、電子（または正
孔）はポテンシャルの低い前記逆導電形の不純物添加領
域側に流れ、ンフトエラーが生じることを防止すること
ができる。
第１図は本発明の第１の実施例の断面図、第２図はその
等価回路図、第３図は本発明の第２の実施例の断面図、
第４図は改良された溝型キャパシタの断面図、第５図は
従来の溝型キャパシタの断面図。 １０・・・Ｐ形Ｓｔ基板、１１・・・ｎ十形の埋込層、
１２・・・空乏層、４０・・・絶縁膜、４１・・・蓄積
電極（ポリシリコン）、４２・・・絶縁膜、４３・・・
（対向電極）溝内埋込み部分（ポリシリコン）、５１・
・・細孔、シ・・・対向電極（セルプレー））、５５．
５６・・・（ソース、ドレイン）ｎ中層、５７・・・ワ
ード線、関・・・隣のセルのワード線、５９・・・ビッ
ト線、６１・・・フィールド酸化膜、６２・・・電子−
正孔対、６３・・・α線。
等価回路図、第３図は本発明の第２の実施例の断面図、
第４図は改良された溝型キャパシタの断面図、第５図は
従来の溝型キャパシタの断面図。 １０・・・Ｐ形Ｓｔ基板、１１・・・ｎ十形の埋込層、
１２・・・空乏層、４０・・・絶縁膜、４１・・・蓄積
電極（ポリシリコン）、４２・・・絶縁膜、４３・・・
（対向電極）溝内埋込み部分（ポリシリコン）、５１・
・・細孔、シ・・・対向電極（セルプレー））、５５．
５６・・・（ソース、ドレイン）ｎ中層、５７・・・ワ
ード線、関・・・隣のセルのワード線、５９・・・ビッ
ト線、６１・・・フィールド酸化膜、６２・・・電子−
正孔対、６３・・・α線。
Claims (1)
- 一導電形の半導体の表面より半導体内に堀込まれた溝
の内面に絶縁膜を介して付着された蓄積電極と、該蓄積
電極上の誘電体膜と、該誘電体膜を介した対向電極とを
備える半導体記憶装置において、前記溝は少なくともそ
の一部で前記蓄積電極の接続部の導電形と同一導電形の
領域に接しており、かつ該領域は蓄積電極よりも常に前
記一導電形の半導体の少数キャリアに対するポテンシャ
ルが低くなる様に電圧が印加されていることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212096A JPS6190395A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212096A JPS6190395A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190395A true JPS6190395A (ja) | 1986-05-08 |
| JPH0542758B2 JPH0542758B2 (ja) | 1993-06-29 |
Family
ID=16616809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212096A Granted JPS6190395A (ja) | 1984-10-09 | 1984-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190395A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122162A (ja) * | 1986-10-31 | 1988-05-26 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | メモリ・アレイ |
| US4794434A (en) * | 1987-07-06 | 1988-12-27 | Motorola, Inc. | Trench cell for a dram |
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1984
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542758B2 (ja) | 1993-06-29 |
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