JPS60236260A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60236260A JPS60236260A JP59092328A JP9232884A JPS60236260A JP S60236260 A JPS60236260 A JP S60236260A JP 59092328 A JP59092328 A JP 59092328A JP 9232884 A JP9232884 A JP 9232884A JP S60236260 A JPS60236260 A JP S60236260A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- memory cells
- trench
- gate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンピュータや各種端末装置のディジタル情報
の記憶装置として利用される。
の記憶装置として利用される。
従来例の構成とその問題点
半導体記憶装置には、一時的にキャノくシタに電荷を蓄
積することにより記憶作用をするダイナミックメモリー
があり、素子の集積密度が高く低価格であることから今
日エレクトロニクスの重要部品として実用に供されてい
る。メモリーは３〜４年で集積度が４倍に向上して来て
おり、社会全般のコンピユータ化と共に、その需要は森
増することが予測されているため、今後とも集積度の向
上に対する要請は根強いものがある。集積度の向上を図
るためには、設計寸法を縮小すれば良いが、それにより
、メモリー作用をするだめの電荷蓄積領域が狭くなり、
蓄積容量Ｃｓ が減少する。Ｃ８の減少はンフトエラー
耐性を低下させ、捷だ信号対雑音比を減少させるためデ
ータ読出しのためのセンス・アンプの性能に対する要求
は過酷なものとなる。ゲート絶縁膜を薄くしてＣＢ を
増加させることは出来るが、薄い絶縁膜は破壊耐圧が低
くまたプロセスに敏感なピンボールの発生を招来する等
の問題点がある。また７ｎｍ以下ではトンネル現象のた
め電荷保持能力がない等々、薄膜化には限界がある。そ
こで、メモリーセル領域内に凹部を設けて、実質的に蓄
積領域の表面積を増加させることが試みられている。し
かしながら、寸法の微細化により、凹部と素子間の絶縁
分離領域との相対距離が短かくなるため、マスク合せ余
裕がなくなるという問題が生じている。
積することにより記憶作用をするダイナミックメモリー
があり、素子の集積密度が高く低価格であることから今
日エレクトロニクスの重要部品として実用に供されてい
る。メモリーは３〜４年で集積度が４倍に向上して来て
おり、社会全般のコンピユータ化と共に、その需要は森
増することが予測されているため、今後とも集積度の向
上に対する要請は根強いものがある。集積度の向上を図
るためには、設計寸法を縮小すれば良いが、それにより
、メモリー作用をするだめの電荷蓄積領域が狭くなり、
蓄積容量Ｃｓ が減少する。Ｃ８の減少はンフトエラー
耐性を低下させ、捷だ信号対雑音比を減少させるためデ
ータ読出しのためのセンス・アンプの性能に対する要求
は過酷なものとなる。ゲート絶縁膜を薄くしてＣＢ を
増加させることは出来るが、薄い絶縁膜は破壊耐圧が低
くまたプロセスに敏感なピンボールの発生を招来する等
の問題点がある。また７ｎｍ以下ではトンネル現象のた
め電荷保持能力がない等々、薄膜化には限界がある。そ
こで、メモリーセル領域内に凹部を設けて、実質的に蓄
積領域の表面積を増加させることが試みられている。し
かしながら、寸法の微細化により、凹部と素子間の絶縁
分離領域との相対距離が短かくなるため、マスク合せ余
裕がなくなるという問題が生じている。
発明の目的
本発明の目的は、占有面積が小さいにもかかわらず蓄積
容量の大きい新たな構造の半導体記憶装置を提供するこ
とにある。
容量の大きい新たな構造の半導体記憶装置を提供するこ
とにある。
発明の構成
メモリーセル間の分離領域の側面を電荷蓄積領域として
利用することによゆ、蓄積容量を増加せしめることが本
発明の基本的構成である。
利用することによゆ、蓄積容量を増加せしめることが本
発明の基本的構成である。
メモリーセル内に凹部を設けるのでなく、セル間の分離
領域自体を深い溝とするものである。すなわち、１ 溝
内の基板表面には薄い誘電体膜、２ 溝底部には基板と
同一導電型の高濃度領域があって素子間分離作用を有し
ていて、３ 溝内には上記薄い電体膜を介して導電材料
によるキヤパンク電極が埋設されている。
領域自体を深い溝とするものである。すなわち、１ 溝
内の基板表面には薄い誘電体膜、２ 溝底部には基板と
同一導電型の高濃度領域があって素子間分離作用を有し
ていて、３ 溝内には上記薄い電体膜を介して導電材料
によるキヤパンク電極が埋設されている。
実施例の説明
第１図に本発明の一実施例を示す。Ｐ型半導体基板１上
にメモリーセル１および２が形成されている。セル１，
２間の境界に、基板１の主面から内部へ向って深い溝２
が形成され、その底部にはチャネルストッパーとして、
基板１と同一導電型でより高濃度の領域３が設けられて
いる。溝２の表面は薄い誘電体膜４Ａで覆われていて、
それを介して溝２内には多結晶シリコンの様な導電材料
６が埋設されている。導電材料６は蓄積容量の電極であ
る。ゲート絶縁膜４Ｂを介して設けられたゲート６、Ｎ
型拡散層７Ａ、７Ｂによりスイッチトランジスタが構成
されていて、アルミのピットライン９は拡散層７Ａに接
続されている。電極６に、基板１に対して正の電位が与
えられると、溝２の側面に電子を収容出来る深いポテン
シャルの井戸が誘起される。このポテンシャル井戸内の
電子の有無により情報が記憶される。ゲート６へ印加さ
れる電位によりスイッチトランジスタが導通・非導通に
なり、ピットライン９と溝２側面の蓄積容量の間の情報
の伝達が制御される。すなわち、ゲート６はワードライ
ンである。尚、溝２の側面にＮ型拡散層ｙＣをＮ型拡散
層７Ｂに接触するように形成すれば、電極６に印加する
電圧は基板１に対して正でも同電位でも可能となる。
にメモリーセル１および２が形成されている。セル１，
２間の境界に、基板１の主面から内部へ向って深い溝２
が形成され、その底部にはチャネルストッパーとして、
基板１と同一導電型でより高濃度の領域３が設けられて
いる。溝２の表面は薄い誘電体膜４Ａで覆われていて、
それを介して溝２内には多結晶シリコンの様な導電材料
６が埋設されている。導電材料６は蓄積容量の電極であ
る。ゲート絶縁膜４Ｂを介して設けられたゲート６、Ｎ
型拡散層７Ａ、７Ｂによりスイッチトランジスタが構成
されていて、アルミのピットライン９は拡散層７Ａに接
続されている。電極６に、基板１に対して正の電位が与
えられると、溝２の側面に電子を収容出来る深いポテン
シャルの井戸が誘起される。このポテンシャル井戸内の
電子の有無により情報が記憶される。ゲート６へ印加さ
れる電位によりスイッチトランジスタが導通・非導通に
なり、ピットライン９と溝２側面の蓄積容量の間の情報
の伝達が制御される。すなわち、ゲート６はワードライ
ンである。尚、溝２の側面にＮ型拡散層ｙＣをＮ型拡散
層７Ｂに接触するように形成すれば、電極６に印加する
電圧は基板１に対して正でも同電位でも可能となる。
半導体基板１として、低比抵抗基板１Ａと高比抵抗エビ
タキャル層１Ｂからなるエピタキシャルウェル−が用い
られた場合には、溝２が、エピタキシャル層１Ｂを貫通
して形成されれば、下部の基板１Ａが素子間分離作用を
有するので、特にわざわざ領域３を形成しなくてもよい
。
タキャル層１Ｂからなるエピタキシャルウェル−が用い
られた場合には、溝２が、エピタキシャル層１Ｂを貫通
して形成されれば、下部の基板１Ａが素子間分離作用を
有するので、特にわざわざ領域３を形成しなくてもよい
。
第２図は第１図の平面図である。但し、見易くするため
ピットライン９は省略して、溝内電極６、ワードライン
６、コンタクト１０のみ示しである。
ピットライン９は省略して、溝内電極６、ワードライン
６、コンタクト１０のみ示しである。
平面的に見た蓄積容量は図中Ｍで示した面積しか占有し
ないが、溝２側面をも利用するため、溝２を深くするこ
とにより容量値を増大せしめることが出来る。
ないが、溝２側面をも利用するため、溝２を深くするこ
とにより容量値を増大せしめることが出来る。
なお、溝２の側面のうち、ワードライン６と交差する部
分２Ａには、領域３と同様な、基板と同一導電型でかつ
不純物濃度の高いチャネルストッパーを形成しておかね
ばならない。これは、ゲート６では、溝２側面のチャネ
ルを制御できないからである。
分２Ａには、領域３と同様な、基板と同一導電型でかつ
不純物濃度の高いチャネルストッパーを形成しておかね
ばならない。これは、ゲート６では、溝２側面のチャネ
ルを制御できないからである。
周辺０ＭＯ３型の半導体記憶装置に於ては、基板内に形
成されたそれと反対導電型のＮまたはＰ−ウェル領域の
周囲に深い分離溝（いわゆるトレンチ・アイソレーショ
ン）を設けて、ＣＭＯ８回路の大きな問題点であるラン
チ・アップを防止する仁とが既に提案されているが、本
発明の溝２は分離領域としても作用するので、ウェル周
辺にも同時に形成することによりランチ・アップ防止用
トレンチとしても用いることが出来る。
成されたそれと反対導電型のＮまたはＰ−ウェル領域の
周囲に深い分離溝（いわゆるトレンチ・アイソレーショ
ン）を設けて、ＣＭＯ８回路の大きな問題点であるラン
チ・アップを防止する仁とが既に提案されているが、本
発明の溝２は分離領域としても作用するので、ウェル周
辺にも同時に形成することによりランチ・アップ防止用
トレンチとしても用いることが出来る。
発明の効果
本発明は分離領域そのものを蓄積容量としているため、
従来例の場合の様に分離領域と凹部間の余裕を設ける必
要がないので、平面的な占有面積は小さく出来て、しか
も蓄積容量値を高く保つことが出来る。壕だ、０ＭＯ３
のランチアップ防止のために低比抵抗基板上のエピタキ
シャルウェハを用いる場合、溝の深さをエピタキシャル
層の厚さより深くしておけば、特別に溝の底部にチャネ
ルストッパーを形成する工程は不要である。また、同じ
く、基板と反対導電型のウェルの外周に設けるトレンチ
アイソレーションと同一工程で形成され得るため工程を
特に付加する必要がない。
従来例の場合の様に分離領域と凹部間の余裕を設ける必
要がないので、平面的な占有面積は小さく出来て、しか
も蓄積容量値を高く保つことが出来る。壕だ、０ＭＯ３
のランチアップ防止のために低比抵抗基板上のエピタキ
シャルウェハを用いる場合、溝の深さをエピタキシャル
層の厚さより深くしておけば、特別に溝の底部にチャネ
ルストッパーを形成する工程は不要である。また、同じ
く、基板と反対導電型のウェルの外周に設けるトレンチ
アイソレーションと同一工程で形成され得るため工程を
特に付加する必要がない。
これらの特長により、本発明は、半導体記憶装置の高密
度化・大容量化に大きく貢献するものである。
度化・大容量化に大きく貢献するものである。
第１図は本発明の一実施例のメモリーセルの構造構造図
、第２図は同セルの平面図である。 １・・・・・半導体基板、１Ａ・・・・低比抵抗基板、
１Ｂ・・・・・・高比抵抗エピタキシヤル層、２・・・
・分離・蓄積容量兼用溝、３・・・・・チャネル・スト
ッパー、４Ａ・・・・・・蓄積容量の誘電体膜、４Ｂ・
・・・・スイッチトランジスタのゲート絶縁膜、６・・
・蓄積容量の電極、６・・・・・・スイッチトランジス
タのゲート（ワードライン）、７Ａおよび７Ｂ・・・・
・・スイッチトランジスタのソース・ドレイン拡散領域
、７Ｃ・・・・・・Ｎ型拡散層、８・・・・・・絶縁膜
、９・・・・金属配線（ビットライン）、１ｏ・・・・
・・コンタクト開口部、２Ａ・・・・溝２の側面に形成
されたチャネルストッパー。
、第２図は同セルの平面図である。 １・・・・・半導体基板、１Ａ・・・・低比抵抗基板、
１Ｂ・・・・・・高比抵抗エピタキシヤル層、２・・・
・分離・蓄積容量兼用溝、３・・・・・チャネル・スト
ッパー、４Ａ・・・・・・蓄積容量の誘電体膜、４Ｂ・
・・・・スイッチトランジスタのゲート絶縁膜、６・・
・蓄積容量の電極、６・・・・・・スイッチトランジス
タのゲート（ワードライン）、７Ａおよび７Ｂ・・・・
・・スイッチトランジスタのソース・ドレイン拡散領域
、７Ｃ・・・・・・Ｎ型拡散層、８・・・・・・絶縁膜
、９・・・・金属配線（ビットライン）、１ｏ・・・・
・・コンタクト開口部、２Ａ・・・・溝２の側面に形成
されたチャネルストッパー。
Claims (2)
- （１）−導電型半導体基板の一生面に設けられた複数個
のメモリーセル、上記メモリーセルへの電荷の書込み・
読出しを制御するスイッチ・トランジスタ、上記メモリ
ーセル間相互を分離する形状に上記−主面から上記半導
体基板内部へ向って形成された溝、上記溝の底部および
上記スイッチ・トランジスタ近傍の上記溝側面に形成さ
れた一導電型のチャネル阻止領域、上記−主面・溝の底
面および側面上に形成された誘電体膜、上記誘電体膜を
介して上記溝内に埋設された部分を少なくとも有する導
電材料によるキャパシタ電極とを含んで成り、上記溝は
その底部に於ては分離領域であると同時にその側面に於
ては電荷蓄積領域であることを特徴とする半導体記憶装
置。 - （２）−導電型半導体基板が高濃度の下地部分とその上
に成長した低濃度のエピタキシャル膜とから成り、上記
半導体基板の一生面から基板内部へ向って形成された溝
が上記エピタキシャル膜下方の高濃度領域にまで達して
いることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092328A JPS60236260A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092328A JPS60236260A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236260A true JPS60236260A (ja) | 1985-11-25 |
Family
ID=14051316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092328A Pending JPS60236260A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243358A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS62273764A (ja) * | 1986-05-21 | 1987-11-27 | Matsushita Electronics Corp | 半導体メモリ装置 |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
-
1984
- 1984-05-09 JP JP59092328A patent/JPS60236260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243358A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS62273764A (ja) * | 1986-05-21 | 1987-11-27 | Matsushita Electronics Corp | 半導体メモリ装置 |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
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