JPS6193642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6193642A JPS6193642A JP59215615A JP21561584A JPS6193642A JP S6193642 A JPS6193642 A JP S6193642A JP 59215615 A JP59215615 A JP 59215615A JP 21561584 A JP21561584 A JP 21561584A JP S6193642 A JPS6193642 A JP S6193642A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- groove
- dummy pattern
- polymer resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は微細化が可能で、かつ分離領域の形状が自由な
素子分離領域を形成する半導体装置の製、 遣方法に関
する。
素子分離領域を形成する半導体装置の製、 遣方法に関
する。
半導体装置の素子分離法として従来から用いられている
選択酸化法（ＬＯＣＯ８法）は、「バーズビーク」と呼
ばれるシリコン酸化膜の横方向くい込みが生ずるため、
１μｍ以下の微細素子分離には適さない。そこで微細素
子分離法としてシリコン基板に溝を掘り、この溝内を絶
縁膜で埋め込む、いわゆる「溝分離法」が検討されてい
る。
選択酸化法（ＬＯＣＯ８法）は、「バーズビーク」と呼
ばれるシリコン酸化膜の横方向くい込みが生ずるため、
１μｍ以下の微細素子分離には適さない。そこで微細素
子分離法としてシリコン基板に溝を掘り、この溝内を絶
縁膜で埋め込む、いわゆる「溝分離法」が検討されてい
る。
従来の溝分離の形式方法では、シリコン基板に異方性エ
ツチング、例えば反応性イオンエツチング、例えば反応
性イオンエツチング（ＲＩ Ｅ）によつて溝を堀シ、Ｒ
ＩＥ による汚染層を取り除いた後、溝内に薄い酸化膜
を形成する。次にステップカバレッジの良い気相成長法
によって多結晶シリコン膜を成長する。このとき膜厚が
溝巾と同程度であれば溝内を多結晶シリコンで完全に埋
め込むことができる。この多結晶シリコンは絶縁体でな
いから、素子分離領域とするためさらに表面を酸化して
酸化膜を形成する。
ツチング、例えば反応性イオンエツチング、例えば反応
性イオンエツチング（ＲＩ Ｅ）によつて溝を堀シ、Ｒ
ＩＥ による汚染層を取り除いた後、溝内に薄い酸化膜
を形成する。次にステップカバレッジの良い気相成長法
によって多結晶シリコン膜を成長する。このとき膜厚が
溝巾と同程度であれば溝内を多結晶シリコンで完全に埋
め込むことができる。この多結晶シリコンは絶縁体でな
いから、素子分離領域とするためさらに表面を酸化して
酸化膜を形成する。
ところでこの従来法には二つの重大な欠点がある。第一
に分離中は多結晶シリコン膜厚で制限されるため、数ミ
クロン以上の巾の広い分離領域を実現することができな
い。第二に多結晶シリコン表面を酸化するとき、ＬＯＣ
Ｏ３法で問題となった「バーズビーク」が発生したシ、
基板にストレスが発生したりする。このため分離中が設
計寸法より広がってしまったシ、結晶欠陥が発生したシ
する０ 〔発明が解決しようとする問題点〕 本発明は上記従来例の欠点に鑑み提案されたものであり
、溝巾に制限なく、バーズビークの発生がなく、かつ結
晶欠陥の発生がない素子分離領域の形成を可能とする半
導体装置の製造方法の提供を目的とする。
に分離中は多結晶シリコン膜厚で制限されるため、数ミ
クロン以上の巾の広い分離領域を実現することができな
い。第二に多結晶シリコン表面を酸化するとき、ＬＯＣ
Ｏ３法で問題となった「バーズビーク」が発生したシ、
基板にストレスが発生したりする。このため分離中が設
計寸法より広がってしまったシ、結晶欠陥が発生したシ
する０ 〔発明が解決しようとする問題点〕 本発明は上記従来例の欠点に鑑み提案されたものであり
、溝巾に制限なく、バーズビークの発生がなく、かつ結
晶欠陥の発生がない素子分離領域の形成を可能とする半
導体装置の製造方法の提供を目的とする。
本発明に係る素子分離領域を形成する半導体装置の製造
方法は、単結晶シリコン基板の一主面上の素子分離領域
に溝を形成する工程と、前記溝が形成された基板表面に
熱酸化膜、シリコン窒化膜。
方法は、単結晶シリコン基板の一主面上の素子分離領域
に溝を形成する工程と、前記溝が形成された基板表面に
熱酸化膜、シリコン窒化膜。
前記溝深さの約１／２の膜厚の多結晶シリコン膜を順次
形成する工程と、前記多結晶シリコンで被われた状態に
おける溝巾がパターニング可能な最小寸法の数倍程度以
上の溝には、ダミーパターンを概溝内に形成する工程と
、高分子樹脂膜を塗布した後一様に該高分子樹脂膜をエ
ツチングして前記溝内および前記ダミーパターンと構の
側壁との間く形成された高分子樹脂膜を残す工程と、前
記ダミーパターンおよび前記エツチングで残された高分
子樹脂膜をマスクにして、前記溝内にほぼ平担に多結晶
シリコン膜が残るように前記多結晶シリコン膜をエツチ
ングする工程と、前記溝内に残された多結晶シリコン膜
を完全に酸化する工程とを含むことを特徴とする。
形成する工程と、前記多結晶シリコンで被われた状態に
おける溝巾がパターニング可能な最小寸法の数倍程度以
上の溝には、ダミーパターンを概溝内に形成する工程と
、高分子樹脂膜を塗布した後一様に該高分子樹脂膜をエ
ツチングして前記溝内および前記ダミーパターンと構の
側壁との間く形成された高分子樹脂膜を残す工程と、前
記ダミーパターンおよび前記エツチングで残された高分
子樹脂膜をマスクにして、前記溝内にほぼ平担に多結晶
シリコン膜が残るように前記多結晶シリコン膜をエツチ
ングする工程と、前記溝内に残された多結晶シリコン膜
を完全に酸化する工程とを含むことを特徴とする。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法を説明するための図である。なお以下の説明におい
ては、素子分離の主要工程だけに説明を限定、し、実際
のデバイス作製に必要な不純物拡散工程等は省いている
。従ってＭＯ８ＬＳＩを実現するためには、必要となる
工程を適宜性は加えなければならない。
方法を説明するための図である。なお以下の説明におい
ては、素子分離の主要工程だけに説明を限定、し、実際
のデバイス作製に必要な不純物拡散工程等は省いている
。従ってＭＯ８ＬＳＩを実現するためには、必要となる
工程を適宜性は加えなければならない。
第１図（ａ）・・・フォトレジスト膜２をマスクにして
ＲＩＥにより単結晶シリコン基板１に 溝を形成する。図では狭い溝から広 い溝まで三種類の溝３〜５を示しで ある。シリコンエツチングのマスク にはフォトレジスト膜の他に酸化膜 を用いることもできる。
ＲＩＥにより単結晶シリコン基板１に 溝を形成する。図では狭い溝から広 い溝まで三種類の溝３〜５を示しで ある。シリコンエツチングのマスク にはフォトレジスト膜の他に酸化膜 を用いることもできる。
第１図（ｂ）・・・フォトレジスト膜２を除去し、ＲＩ
Ｅによる表面汚染層を取り除いた後、 熱酸化膜６゛、気相成長窒化膜７．気 相成長多結晶シリコン８．気相成長 ＰＳＧ膜９を順次形成する。例えば 構の深さが１μｍの場合、代表的な 膜厚は熱酸化膜６が５ｏｏｎ、窒化膜 ７が１００ＯＡ、多結晶シリコンｉ８ が０．５ Ａ ｍ ＊ Ｐ Ｓ Ｇ膜９が１μｍ であ
る。
Ｅによる表面汚染層を取り除いた後、 熱酸化膜６゛、気相成長窒化膜７．気 相成長多結晶シリコン８．気相成長 ＰＳＧ膜９を順次形成する。例えば 構の深さが１μｍの場合、代表的な 膜厚は熱酸化膜６が５ｏｏｎ、窒化膜 ７が１００ＯＡ、多結晶シリコンｉ８ が０．５ Ａ ｍ ＊ Ｐ Ｓ Ｇ膜９が１μｍ であ
る。
次に９００〜１０００℃程度の熱処理によシＰＳＧ 膜
９を流動化させ、十分 に平担化する。
９を流動化させ、十分 に平担化する。
第１図（Ｃ）・・・フォトリソグラフィーによりＰＳＧ
膜９をバターニングし、ダミーパタ ーン１０を形成する。ダミーパター ンを形成する第１の方法としては、 溝マスクの反転マスクを用いてダミ ーパターンのレジストパターンを形 成し、ＰＳＧ 膜のオーバーエツチン グによって溝内部にダミーパターン １０が位置するようにする方法があ る。このとき狭いＴｉＩＦ部分４．５では、オーバーエ
ツチングによってダミー パターンは消滅してしまうことにな る。第２の方法としては、溝パター ンよシ巾の狭いパターンを持つマス クを用いる。この場合、狭い溝巾４゜ ５に対しては、それよシ狭いパター ンを作ることは困難になる。つまシ 最小設計寸法以下になる場合には、 ダミーパターンを作らないことにな るし、必要もない。
膜９をバターニングし、ダミーパタ ーン１０を形成する。ダミーパター ンを形成する第１の方法としては、 溝マスクの反転マスクを用いてダミ ーパターンのレジストパターンを形 成し、ＰＳＧ 膜のオーバーエツチン グによって溝内部にダミーパターン １０が位置するようにする方法があ る。このとき狭いＴｉＩＦ部分４．５では、オーバーエ
ツチングによってダミー パターンは消滅してしまうことにな る。第２の方法としては、溝パター ンよシ巾の狭いパターンを持つマス クを用いる。この場合、狭い溝巾４゜ ５に対しては、それよシ狭いパター ンを作ることは困難になる。つまシ 最小設計寸法以下になる場合には、 ダミーパターンを作らないことにな るし、必要もない。
ダミーパターンの目的は、後に説
明する高分子樹脂膜が形成される構
の巾をある一定の長さ以下に限定し、
エツチングのバラツキをなくするこ
とである。すなわち高分子樹脂膜が
ほぼ平穏に途布される性質を利用し
高分子樹脂膜を塗布するが、溝巾が
広い所では高分子樹脂膜が薄く途布
サレ、エッチバックするとき先にエ
ツチングされてしまうため、溝巾の
広い所にだけ溝巾よシ狭いダミーノく
ターンをフォトリソグラフィーで形
成するのである。このように構の内
部に形成される高分子樹脂膜の巾は
すべて狭いため、塗布ムラやエツチ
ングのバラツキの影響を受けずに再
現性よくエッチバックが行える０
第２の方法を用いる場合には、ダ
ミーパターンをＰＳＧ 膜で形成する
代すにレジストパターンで形成する
ことができる。
第１図（ｄ）−・・ダミーパターン１０を形成後、高分
子樹脂膜１１を回転塗布する。高分 子樹脂膜としては、フォトレジスト 膜あるいはポリイミド膜等が使える０ できるだけ平机性の良い膜が望まし い０ 第１図（、）−・・次に酸素プラズマで高分子樹脂膜１
１をエツチングし、ダミーノくター ンと溝壁とのすき間１２あるいは、 狭い溝部分１２′にだけ高分子樹脂膜 が残るようにする。
子樹脂膜１１を回転塗布する。高分 子樹脂膜としては、フォトレジスト 膜あるいはポリイミド膜等が使える０ できるだけ平机性の良い膜が望まし い０ 第１図（、）−・・次に酸素プラズマで高分子樹脂膜１
１をエツチングし、ダミーノくター ンと溝壁とのすき間１２あるいは、 狭い溝部分１２′にだけ高分子樹脂膜 が残るようにする。
第１図（ｆ）・・・次にすき間あるいは溝部に残された
高分子樹脂膜１２．１２’とダミーパ ターン１０をマスクにして、多結晶 シリコン８をエツチングする。この とき多結晶シリコン膜厚の丁度２倍 の膜厚がエツチングされる条件でエ ツチングする。このようにすること によシ溝内の多結晶シリコン１３を 平坦に残すことができる。多結晶シ リコンのエツチングにおいては途中 で窒化膜が露出するため、多結晶シ リコンと貿化膜のエツチング速度比 が十分大きいことが必要である。
高分子樹脂膜１２．１２’とダミーパ ターン１０をマスクにして、多結晶 シリコン８をエツチングする。この とき多結晶シリコン膜厚の丁度２倍 の膜厚がエツチングされる条件でエ ツチングする。このようにすること によシ溝内の多結晶シリコン１３を 平坦に残すことができる。多結晶シ リコンのエツチングにおいては途中 で窒化膜が露出するため、多結晶シ リコンと貿化膜のエツチング速度比 が十分大きいことが必要である。
ＲＩＥ ではエツチング速度比を十分
数ることが可能である。
第１図（ｇ）・・・ダミーパターン１０および高分子樹
脂膜１２を除去してから、多結晶シ とき基板表面は窒化膜で被われてい るため、酸化は多結晶シリコンだけ について行われ、基板は酸化の影響 を受けない。
脂膜１２を除去してから、多結晶シ とき基板表面は窒化膜で被われてい るため、酸化は多結晶シリコンだけ について行われ、基板は酸化の影響 を受けない。
溝内の多結晶シリコンが酸化される
除、体積杉張は膜厚方向に進み、構
の壁面に対し垂直方向には進まず、
従って「バーズビーク」も発生しな
い。従って酸化時に体積が増大して
も、シリコン基板にストレスを加え
ることはない。またシリコンが酸化
されると、膜厚は約２倍になる。そ
の結果、酸化膜１４の表面は基板表
面とほぼ一致する。次に窒化膜７゜
酸化膜６を順次エツチングして基板
表面を露出させる。
なおＭＯＳトランジスターを作る場合
には、ゲート酸化膜形式１柱がこれ
に続く。
以上説明したように、本発明によれば溝巾がどんなに広
くてもダミーパターン形式と高分子樹脂膜のエッチパッ
クの組合せくよシ、溝内に平祖な多結晶シリコンを再現
性よく形成でき、従って量産性および高信頼性の素子分
離絶縁膜をつくることができる。またダミパターンは溝
巾より狭いため、フォトリソグラフィーにおける目金せ
ずれの影響を無くすことができる。
くてもダミーパターン形式と高分子樹脂膜のエッチパッ
クの組合せくよシ、溝内に平祖な多結晶シリコンを再現
性よく形成でき、従って量産性および高信頼性の素子分
離絶縁膜をつくることができる。またダミパターンは溝
巾より狭いため、フォトリソグラフィーにおける目金せ
ずれの影響を無くすことができる。
さらに本発明によれば多結晶シリコンを酸化するとき基
板表面は窒化膜で被われているため、基板は酸化の影響
を受けない。従って、「バーズビーク」の発生や結晶欠
陥の発生はなく、高集積度および高信頼性の半導体装置
の製造に適している。
板表面は窒化膜で被われているため、基板は酸化の影響
を受けない。従って、「バーズビーク」の発生や結晶欠
陥の発生はなく、高集積度および高信頼性の半導体装置
の製造に適している。
第１図（ａ）〜（ｇ）は本発明の実施例に係る半導体装
置の製造方法を説明するための断面１凶である。 １・・・シリコン基板 ２・・・フォトレジスト膜３
・・・広い溝 ４・・・狭い襲５・・・最小寸
法の溝 ６・・・熱酸化膜７・・・窒化膜
８・・・多結晶シリコン膜９・・・ＰＳＧ膜 １０
・・・ダミーパターン１１・・・高分子樹脂膜 １２．
１２’・・・高分子樹脂膜１３・・・多結晶シリコン １４・・・酸化膜
置の製造方法を説明するための断面１凶である。 １・・・シリコン基板 ２・・・フォトレジスト膜３
・・・広い溝 ４・・・狭い襲５・・・最小寸
法の溝 ６・・・熱酸化膜７・・・窒化膜
８・・・多結晶シリコン膜９・・・ＰＳＧ膜 １０
・・・ダミーパターン１１・・・高分子樹脂膜 １２．
１２’・・・高分子樹脂膜１３・・・多結晶シリコン １４・・・酸化膜
Claims (1)
- 【特許請求の範囲】 単結晶シリコン基板の一主面上の素子分離領域に溝を
形成する工程と、 前記溝が形成された基板主面に熱酸化膜、シリコン窒化
膜、前記溝深さの約１／２の膜厚の多結晶シリコン膜と
順次形成する工程と、 前記多結晶シリコンで被われた状態における溝巾がパタ
ーニング可能な最小寸法の数倍程度以上の溝にはダミー
パターンを該溝内に形成する工程と、 高分子樹脂膜を塗布した後一様に該高分子樹脂膜をエッ
チングして前記溝内および前記ダミーパターンと構の側
壁との間に形成された高分子樹脂膜を残す工程と、 前記ダミーパターンおよび前記エッチングで残された高
分子樹脂膜をマスクにして、前記溝内にほぼ平坦に多結
晶シリコン膜が残るように前記多結晶シリコン膜をエッ
チングする工程と、 前記溝内に残された多結晶シリコン膜を完全に酸化する
工程とを含むことを特徴とする素子分離領域を形成する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215615A JPS6193642A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215615A JPS6193642A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193642A true JPS6193642A (ja) | 1986-05-12 |
Family
ID=16675341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215615A Pending JPS6193642A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915191A (en) * | 1994-11-03 | 1999-06-22 | Lg Semicon Co., Ltd. | Method for fabricating a semiconductor device with improved device integration and field-region insulation |
-
1984
- 1984-10-15 JP JP59215615A patent/JPS6193642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915191A (en) * | 1994-11-03 | 1999-06-22 | Lg Semicon Co., Ltd. | Method for fabricating a semiconductor device with improved device integration and field-region insulation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03245553A (ja) | 素子分離領域の形成方法 | |
| JP2655469B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR960001175B1 (ko) | 반도체장치의 제조방법 | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| JPS61256649A (ja) | 素子分離領域の形成方法 | |
| JP2691153B2 (ja) | 半導体装置の製造方法 | |
| JPH02222160A (ja) | 半導体装置の製造方法 | |
| JPS61154144A (ja) | 半導体装置及びその製造方法 | |
| JPH07161806A (ja) | 半導体装置の製造方法 | |
| JPS61271839A (ja) | パタ−ン形成方法 | |
| JPH04280451A (ja) | 半導体素子分離領域の製造方法 | |
| JPS61201444A (ja) | 半導体装置の製造方法 | |
| JPH049380B2 (ja) | ||
| JPS63258020A (ja) | 素子分離パタ−ンの形成方法 | |
| JPS583244A (ja) | 半導体装置の製造方法 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| JP2725616B2 (ja) | 半導体装置の製造方法 | |
| JPS62273750A (ja) | 半導体装置およびその製造方法 | |
| JPS62200731A (ja) | 半導体装置の製造方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS6222454A (ja) | 半導体装置の製造方法 | |
| JPS5856353A (ja) | アイソレ−シヨンの形成方法 | |
| JPH0587142B2 (ja) | ||
| JPH04137624A (ja) | 半導体装置の製造方法 | |
| JPH0254558A (ja) | 半導体装置の製造方法 |