JPS6194143A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理システムにおいて、特に画像データ
を高速に転送するだめのデータ転送装置に関するもので
ある。

従来の技術 従来のこの種のデータ転送装置の一例（例えは、ＧＤＣ
ユーザーズ・マニュアル日本電気株式会社）を第２図に
示す。第２図において、２０１はアドレスレジスタ、２
０２はデータ転送先のメモリ、２０３は転送データ、２
０４は転送先データ、２０５（づ：１テ送データ２０３
と転送先データ２０４の対応するビット間での演算を行
なう演算回路、２０６は、演算回路２０５で演算を施し
たいビット（もしくは施したくないビット）を指定する
マスク用ビットパタンを格納するレジスタ、２０７は次
転送先アドレスを生成するアドレスレジスタ修飾回路、
例えばインクリメンタである。通常のデータ転送動作で
は、メモリ２０２に書込むデータ２０８と転送データ２
０３は同一である場合が多く、転送データ２０３はメモ
リデータバス２０９を介して直接メモリ２０２に書込ま
れる。しかし、転送するデータとして画像データなどを
対象とする場合には、単に転送先データ２０４を破壊し
て転送データ２０３を書込むだけではなく、転送先デー
タ２０４と転送データの関係に基づいてメモＩＪ２０２
を書き換えるという機能が必要である。従って、演算回
路２０５を設けることにより、転送データ２０３と転送
先データ２０４の対応するビット間での演算を行ない、
この演算結果をメモリ２０２への書込みデータ２０８と
する。演算回路２０５は、モード切換え信号２１０によ
って種々の演算が選択できる。例えば演算モードとして
論理和演算を選択すれば、メモリ２０２上にある画像デ
ータに対して別の画像データを転送データ２０３とすｈ
ば、メモリ２０２上での画像データの重ね合わ亡操作が
実現できる。

一般に、メモリ２０２はいくつかのビット集まり（これ
をワードと呼ぶことにする。）に対してアドレス付けさ
れており、転送データ２０３もまたワード単位で構成さ
れるため、演算回路２０５におけるデータの取扱い単位
もワード単位となり、その演算回路２０５の出力である
メモリ２０２への荘込みデータ２０８もまたワード単位
である。

しかし、画像データなどの場合１つのワードが１つの画
素に対応するとは限らない。例えば２値画像データの場
合には、１ビツトが１画素に対応している。従って、１
ワードのデータを転送する場合でも必ずしもメモリ２０
２上の転送先データ２０４の全ビットを書き換えたくな
く、特定のビットについてのみデータを転送したいこと
がありうる。２０６は、演算回路２０５においてどのビ
ットに対して演算を行ない、どのビットに対しては演算
を行なわないかを指示するビットパタン２１２を格納す
るレジスタである。レジスタ２０６は、データバス２１
３を介して任意のビットパタンが格納できる。１ワード
がＮビットから成り、転送データ２０３をＳ−（５ＯＩ
Ｓ１１・・・・・・ｚＳＮ−１Ｌ転送先データ２０４を
Ｄ　＝　（ｄｏ、ｃｌｌ、　、、、、、−、ｄＮ−１）
。

レジスタ２０６のビットパタン２１２をＭ−（ｍＯｌｍ
、、　・−−−−−、ｍＮ−１）（但し、！ｎ　ｉ　”
＝　１なるビットについてのみ演算を行なうとする）、
演算回路２０５で選択された演算を演算子■で表わすと
すると、メモリ２０２への書込みデータ２ｏ８Ｗ＝（Ｗ
ｏ。

Ｗｌ、・・・・・ｌ　ＷＮ　１　）は次の論理式で定義
される。

ｗ、＝ｍ、”　（ｓ、■ｄｉ）−１−ｍｉ−ｄ。

（ｌ＝０〜Ｎ−１） 第３図に、Ｎ−８，５−（１１０ｏ１１ｏＯ）。

Ｄ＝（１１１１００００）Ｍ−（１０１０１０）。

演算として論理、積演算が選択された場合の例を示す０ アドレスレジスタ２０１はデータバス２１３を介してデ
ータが格納できるとともに、アドレスレジスタ修飾回路
２０７が生成するアドレスも選択的に格納できる。アド
レスレジスタ１６飾回破２０７として、例えばインクリ
メンタを用い、データ転ヅ動作と並行してアドレスレジ
スタ２０１の修飾を行なえば、メモ１７２０２上の連続
したワードに対して連続的にデータを転送すると七が可
能である。

発明が解決しようとする問題点 しかしながら、上記のような構成をもつデータ転送装置
では、メモリ２０２上の１ワード中のいくつかのビット
を同時にかつ同じ演算を行なって書き換える場合（これ
をワード指向のデータ転送と呼ぶことにする）にはレジ
スタ２０６による制御が有効に働くが、１ビツト毎に書
き換えを行ないたい場合には、演算回路２０５に供給す
るビットパタン２１２のデータの更新が頻繁に生じる。

−役にビットパタンデータは算術演算性に乏しいため、
次のデータ転送のためのビットパタン２１２の１′蜀園
容易ではない。また、更新されたビットパタンデータ（
はデータバス２１３を介してレジスタ２０６に格納され
るためデータバス２１３のトラヒックが増す。また上記
の算術演算性の問題から、ビットバタンデータの更新処
理とアドレスレジスタ２０１の修飾処理を統一的に扱う
ことは困難であり、各々別個の処理として扱わなければ
ならない。従って上記の構成をもつデータ転送装置では
柔軟なビット指向のデータ転送（メモリの書換え処理）
ができなかった。

本発明は、か゛かる点に鑑みてなされたもので、簡易な
構成で柔軟なビット指向のデータ転送も可能なデータ転
送装置を提供することを目的とする。

問題点を解決するだめの手段 本発明は上記問題点を解決するため、１ワード中の特定
の１つのビット位置を数置データとして格納する手段と
、この数値データをビットパタンに展開する手段を設け
、任意ビットバタンと上記の展開されたビットパタンを
選択的に演算回路に供給する手段と、更に上記のビット
位置の数値データの修飾をアドレスレジスタの修飾と統
一的に行なう手段を設けるものである。

作　　用 本発明は上記した構成により、ビット指向のデータ伝送
時とワード指向のデータ転送時において、演−・１〕二
回路に供給するビットバタンのデータを切り換５２−１
かつビット指向のデータ転送時のビットパタンのデータ
の更新が数値データとして処理できるＪ、うにナリアド
レスレジスタのもつアドレスデータと統一的に処理する
。

また上記のビットパタンデータの更新を専用回路で行な
うため、データ転送動作と並行に処理でき、データバス
のトラヒックも軽減される０実施例 ）育１図は本発明のデータ転送装置の一実施例を示すブ
ロック図である。ここで、第２図と同様の部分ンこつい
ては両図Ｖこおける符号の対応のみを示し、その説明は
省略するものとする。第１図１０１は第２図２０１に、
以下１０２は２０２に、１０３は２０３に、１０４は２
０４に、１０５は２０５に、１０６は２０６に、１０７
は２０７に、１０８は２０８に、１０９は２０９に、１
１０ば２１０に、１１１は２１１に、１１２は２１２に
、１１３は２１３にそれぞれ対応する。

第１図において、１１４は転送データ１０３の中の特定
の１ビツトのビット位置を数値データとして格納するビ
ットポインタであり、１１５はビットポインタ１１４に
格納された数値データをビットパタン１１６に展開する
デコーダである。

１ワードがＮビットから成り、ピントポインタ１１４の
もつ値をｊとすると、デコーダ１１５の出力１１６Ｂ−
（ｂｏ、ｂｌ、・・・・・・、ｂＮ−１）は次式で定義
される。

１１７はビットパタン１１２とビットパタン１１６を入
力とし、制御信号１１８によってどちらか一方を選択し
選択された出力ビットパタン１１９を演算回路１０５に
供給するよりな選択回路である。

１２０は、ビットポインタ１１４を修飾する回路であり
、次データ転送用のビット位置データを生成するととも
にアドレスレジスタ修飾回路１０７に対する制御信号１
２１を生成する０ビツトポインタ１１）飾回路１２０も
またアドレスレジスタ峰飾回に％　１０７と同様にデー
タ転送動作と並行して次データ転送用のピット位置デー
タを生成する。

上記の構成により、ワード指向のデータ転送時には、演
算回路１０５への入カビノドパタン１１９としてビット
パタンレジスタ１０６の出力１１２を・丸飲し、メモリ
１０２上のアドレス出力１１１で示されたワード中の複
数ビットを同時に書き換えるとともに、アドレスレジス
タ修飾回路１０７をビットポインタ修飾回路１２０と独
立に作動させ、次データ転送アドレスを生成して行き、
一方ビノド指向のデータ転送時には、演算回路１０５へ
の入カビノドパタン１１９として、デコーダ１１５の出
力ビツトバタン１１６を選択し、メモリ１０２上のアド
レス出力１１１で示されたワード中のビットポインタ１
１４で示されたビット位置のビットのみを−１】°き換
えるとともＶこ、アドレスレジスタ膨飾回路１０７を制
＠信号“１２１によってビットポインタ１６飾回路１２
０と連動させ、次データ転送アドレス及びそのビット位
置を生成して行く。

ビット指向のデータ転送の例として、メモリ上のデータ
を５ビツトおきに書き換える場合を考え、従来例と本発
明の実施例との比較を行なう。第４図にメモリ上のデー
タの一例を示す０簡単のために１ワードは８ビツトから
成るものとし、データ転送アドレスと演算回路に供給す
るビットバタンにのみ着目するものとする。

今、第４図の矢印で示されたビットから転送を開始し、
図中の破１腺矢印のビットを図中左から右へ（アドレス
の降順に）書き換えていく場合を考える０ 従来例（第２図）では、まずアドレスレジスタ２０１に
データバス２１３を介して、転送先の先頭アドレスｋを
格納し、同じくデータバス２１３を介して、ビットパタ
ンレジスタ２０６に、第４図の矢印で示されたビットに
対応するように作成されたビットパタン（０１００００
００）を格納した後にデータ転送を行なう。ところが次
データ転送のためにアドレスレジスタ２０１の更新を行
なうが、ビットパタンレジスタ２０６に格納されている
データには算術演算性が乏しいためアドレスレジスタ修
飾回路においてどのように修飾するか（例えばインクリ
メントするかしないか）の判断が蕪しい。また、次デー
タ転送のだめの新しいビットパタンレジスタ２０６用の
データ（第４図の例ではくｏｏｏｏｏｏｌｏ））を作成
するためには」二記と同様に算術演算性が乏しいため複
雑な処理（この例では５ビツトのシフト演算）が必要と
なる。また上記のアドレスレジスタ２０１の更新のため
の処理とビットパタンレジスタ２０６の更新のための処
理はほぼ独立した別個の処理となる。

一方、本発明の実施例（第１図）では、まずアドレスレ
ジスタ１０１にデータバス１１３を介して、転送先の先
頭アドレスｋを格納し、同じくデータバス１１３を介し
て、ビットポインタ１１４に第４図の矢印で示されたビ
ットのビット位置（この例では１）を格納した後にデー
タ転送を行なう。この時、ビットポインタ修飾回路１２
０を増分が６であるインクリメンタとし、ビットポイン
タ修飾回路１２０からの桁上げ信号を制御信号１２１と
してアドレスレジスタ修飾回路１０７に供給し、アドレ
スレジスタ修飾回路１０７を、上記桁上げ信号１２１を
増分とするインクリメンタとすれば、アドレスレジスタ
１０１の更新のだめの処理と演算回路１０５に供給する
ビットバタンデータ１１９の更新即ち、ビットポインタ
１１４の更新の処理が統一的に行なえるとともにデータ
バス１１３のトラヒックも軽減される。

発明の効果 以上述べてきたように、本発明によれば、簡易な構成で
ワード指向のデータ転送にもビット指向のデータ転送に
も柔軟に適応でき実用的に有用である０

【図面の簡単な説明】

第１図は本発明の一実施しリにおけるデータ転送装置を
示すブロック図、第２図は従来のデータ転送装置を示す
ブ０７り図、第３図はデータ転送時に施される演算の一
例を示す図、第４図は、本発明の一実施例と従来例の比
較を行なうだめのメモリ上のデータの一例を示す図であ
る。 １０１・・・・・・アドレスレジスタ、１０５・・・・
・・演算回路、１０６・・・・・・ビットパタンレジス
タ、１０７・・・・・・アドレスレジスタ修飾回路、１
１４・・・・・・ビットポイン７．１１５・・・・・・
デコーダ、１１７・・・・・・選択回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ／１．３チー２ハス 第３図

Claims (1)

【特許請求の範囲】
1. データ転送先アドレスを格納するアドレスレジスタと、
   次データ転送先アドレスを生成するアドレスレジスタ修
   飾回路と、転送データの特定の１ビットのビット位置を
   数値データとして格納するビットポインタと、次ビット
   位置を生成するとともに上記アドレス修飾回路に対する
   制御信号を発生するビットポインタ修飾回路に対する制
   御信号を発生するビットポインタ修飾回路と、上記ビッ
   トポインタの保持するビット位置データをビットパタン
   に展開するデコーダと、上記ビットポインタとは独立に
   任意のビットパタンを格納できるビットパタンレジスタ
   と、上記デコーダの出力ビットパタンと上記ビットパタ
   ンレジスタに格納されたビットパタンを受信し一方のビ
   ットパタンを出力する選択回路と、転送データと転送先
   データの対応するビット位置のビット間で演算を施す演
   算回路を具備し、上記選択回路の出力ビットパタンに対
   応するビット位置についてのみ、上記演算回路の演算結
   果を転送先への書込みデータとし、他のビットについて
   は元の転送先データをそのまま書込みデータとすること
   を特徴とするデータ転送装置。