JPS6194337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6194337A JPS6194337A JP59216658A JP21665884A JPS6194337A JP S6194337 A JPS6194337 A JP S6194337A JP 59216658 A JP59216658 A JP 59216658A JP 21665884 A JP21665884 A JP 21665884A JP S6194337 A JPS6194337 A JP S6194337A
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- JP
- Japan
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- etching
- island region
- oxidized
- substrate
- etched
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するもので、特に
高速化・高密度化をめざして絶縁物で素子分離した半導
体集積回路の製造方法に関するものである。
高速化・高密度化をめざして絶縁物で素子分離した半導
体集積回路の製造方法に関するものである。
従来例の構成とその問題点
半導体素子の高密度化・高性能化の進展によって、素子
寸法の減少や、素子構造の最適化が検討さレテイる。０
ＭＯ３（相補型Ｍｏ５）ＩＣ，バイポーラＩＣの場合に
は奇生トランジスタが動作状態になる事によって誤動作
するというラッチアップの対策が素子の微細化に伴って
必要となってきた。その解決法の一つとしては、素子を
絶縁物で完全に分離するという５ＯＩ（シリコンオンイ
ンシュレータ）法がある。この方法は例えば石英基板上
にシリコンの単結晶を成長させ、素子形成する事によっ
て、個々の素子をシリコン酸化膜で分離するものである
。
寸法の減少や、素子構造の最適化が検討さレテイる。０
ＭＯ３（相補型Ｍｏ５）ＩＣ，バイポーラＩＣの場合に
は奇生トランジスタが動作状態になる事によって誤動作
するというラッチアップの対策が素子の微細化に伴って
必要となってきた。その解決法の一つとしては、素子を
絶縁物で完全に分離するという５ＯＩ（シリコンオンイ
ンシュレータ）法がある。この方法は例えば石英基板上
にシリコンの単結晶を成長させ、素子形成する事によっ
て、個々の素子をシリコン酸化膜で分離するものである
。
最近、シリコン基板を用い、ＬＯＧＯＳ（選択酸化）法
によって絶縁物分離する方法が提案された。
によって絶縁物分離する方法が提案された。
以下この方法を図面を用いて説明する。
第１図に示すのは、いわゆるサイドウオールマスク法と
呼ばれるＬＯＧＯＳ 法の変形を用いたものである。
呼ばれるＬＯＧＯＳ 法の変形を用いたものである。
第１図ａにおいて基板１１上に７リコン酸化膜１２とシ
リコンナイトライド（以下３１３Ｎ４と略記する）１３
とを堆積したのち、レジスト１４でパターン形成した状
態が示されている。第１図すでは、レジスト１４をマス
クとして、５ｉ３Ｎ４１３とＳｉＣ２１２および基板１
１をエツチングした状態が示されている。第１図Ｃでは
一度酸化して形成しだＳｔ○ １５上にＳ ｘ ３Ｎ４
１ ｓを再度堆積している。次に第１図ｄでは、マスク
なしで全面ＲＩＥ（リアクティブイオンエツチング）で
５ｉ３Ｎ４１６をエッチした状態が示されている。
リコンナイトライド（以下３１３Ｎ４と略記する）１３
とを堆積したのち、レジスト１４でパターン形成した状
態が示されている。第１図すでは、レジスト１４をマス
クとして、５ｉ３Ｎ４１３とＳｉＣ２１２および基板１
１をエツチングした状態が示されている。第１図Ｃでは
一度酸化して形成しだＳｔ○ １５上にＳ ｘ ３Ｎ４
１ ｓを再度堆積している。次に第１図ｄでは、マスク
なしで全面ＲＩＥ（リアクティブイオンエツチング）で
５ｉ３Ｎ４１６をエッチした状態が示されている。
引き続き、５１３Ｎ４１６をマスクとして基板１１を等
方的にエツチングすると第１図ｅの様になる。
方的にエツチングすると第１図ｅの様になる。
次に、第１図ｆでは、Ｓ ｉｓ Ｎ ４１６をマスクと
して酸化すると、トランジスタを形成する島領域１８が
基板１１と分離される。これ以後、平坦化の工程を経て
島領域１８にトランジスタを形成する。
して酸化すると、トランジスタを形成する島領域１８が
基板１１と分離される。これ以後、平坦化の工程を経て
島領域１８にトランジスタを形成する。
以上説明した方法は、これまで報告されているＳＯＩ技
術と異なり、単結晶成長させたシリコンをそのまま使用
する事、ができるので優れた素子特性が期待されるが、
いまのところ、■ 酸化する領域が大きく、分離する工
程でストレスが発生し結晶の転位が起こりやすい。■
島領域が小さくなるためトランジスタ形成が困難であり
、またリークを発生しやすい。という問題がある。
術と異なり、単結晶成長させたシリコンをそのまま使用
する事、ができるので優れた素子特性が期待されるが、
いまのところ、■ 酸化する領域が大きく、分離する工
程でストレスが発生し結晶の転位が起こりやすい。■
島領域が小さくなるためトランジスタ形成が困難であり
、またリークを発生しやすい。という問題がある。
発明の目的
本発明は以上の様な問題点に対してなされたもので、酸
化する領域を少なくしてストレスの発生をおさえ、島領
域を有効に利用することのできる半導体装置の製造方法
を提供することを目的とする。
化する領域を少なくしてストレスの発生をおさえ、島領
域を有効に利用することのできる半導体装置の製造方法
を提供することを目的とする。
発明の構成
本発明はＰ−３ｉＮ（プラズマＣＶＤシリコンナイトラ
イド）を堆積させたのち全面フッ酸系のエンチング液に
浸す事によって段差部のみ開口したのちシリコンエツチ
ングを行ない、しかる後酸化する事によって島領域の下
のみを酸化しようとするものである。
イド）を堆積させたのち全面フッ酸系のエンチング液に
浸す事によって段差部のみ開口したのちシリコンエツチ
ングを行ない、しかる後酸化する事によって島領域の下
のみを酸化しようとするものである。
実施例の説明
以下、本発明の一実施例を図面を用いて説明する。第２
図ａにおいて、基板２１上にレジスト２４のパターンが
形成されている。第２図すでは、先記レジスト２４をマ
スクとして基板２１を０．３〜４μｍ エツチングした
状態が示されている。第２図Ｃでは、レジスト２４を除
去した後５００〜２０００人のシリコン酸化膜２５を形
成したのちＰ−８ｉＮ２６を０．３〜２．０μｍの厚さ
で堆積する。ここでＰ−３ｉＮの膜厚は、分離用の酸化
に対して十分な対性を示す厚さ以上である必要がある。
図ａにおいて、基板２１上にレジスト２４のパターンが
形成されている。第２図すでは、先記レジスト２４をマ
スクとして基板２１を０．３〜４μｍ エツチングした
状態が示されている。第２図Ｃでは、レジスト２４を除
去した後５００〜２０００人のシリコン酸化膜２５を形
成したのちＰ−８ｉＮ２６を０．３〜２．０μｍの厚さ
で堆積する。ここでＰ−３ｉＮの膜厚は、分離用の酸化
に対して十分な対性を示す厚さ以上である必要がある。
第２図ｄでは引き続き、フッ酸：フッ化アレモニウム＝
１０：１（体積比）のエツチング液を用いて、Ｐ−３ｉ
Ｎの段差部を開口し、あわせてシリコン酸化膜もエツチ
ングし、基板２１まで開口した状態が示されている。第
２図ｅでは、第２図ｄで開口した基板２１部のみをエツ
チングした状態が示されている。ここで、開口部は０．
１〜０．２μｍ程度であり、従来法に比較して１０〜５
０％となっておりほぼ球状にエツチングされる。エツチ
ング方法は、ＳＦ６系ガスを用いたプラズマエツチング
である。また必要であればこの前後で、アニールを施し
、Ｐ−３ｉＮの耐酸化性を向上させる事も可能である。
１０：１（体積比）のエツチング液を用いて、Ｐ−３ｉ
Ｎの段差部を開口し、あわせてシリコン酸化膜もエツチ
ングし、基板２１まで開口した状態が示されている。第
２図ｅでは、第２図ｄで開口した基板２１部のみをエツ
チングした状態が示されている。ここで、開口部は０．
１〜０．２μｍ程度であり、従来法に比較して１０〜５
０％となっておりほぼ球状にエツチングされる。エツチ
ング方法は、ＳＦ６系ガスを用いたプラズマエツチング
である。また必要であればこの前後で、アニールを施し
、Ｐ−３ｉＮの耐酸化性を向上させる事も可能である。
第２図ｆでは、第２図ｅでエツチングした部分のみを０
．５〜２．０μｍ酸化し島領域２８を基板２１から分離
した状態が示されている。
．５〜２．０μｍ酸化し島領域２８を基板２１から分離
した状態が示されている。
本実施例でＰ−ＳｉＮを堆積する前に酸化膜を形成して
いるが、この工程は必ずしも必要ではない。また、本実
施例の後に絶縁膜を堆積し平坦化する事ができる。絶縁
膜の種類としては、Ｐ−３ｆＮ。
いるが、この工程は必ずしも必要ではない。また、本実
施例の後に絶縁膜を堆積し平坦化する事ができる。絶縁
膜の種類としては、Ｐ−３ｆＮ。
Ｐ−８ｉｏ２．Ｐ−３ｉＮｏ９等のＣｖＤ堆積膜が望ま
しい。平坦化の点でも本実施例ではＰ−８ｉＮが厚く堆
積しているため有利である。まだＰ−３ｉＮ″′Ｃある
ため減圧ＣＶ Ｄ Ｓ ｉｓ Ｎ ４に比較し酸化工程
でのストレスの発生も少ない。
しい。平坦化の点でも本実施例ではＰ−８ｉＮが厚く堆
積しているため有利である。まだＰ−３ｉＮ″′Ｃある
ため減圧ＣＶ Ｄ Ｓ ｉｓ Ｎ ４に比較し酸化工程
でのストレスの発生も少ない。
本実施例ではＰ−３ｉＮを用いた例を示したが、他の形
成方法によるシリコンナイトライド膜でも、段差部のみ
開口できれば使用可能である。
成方法によるシリコンナイトライド膜でも、段差部のみ
開口できれば使用可能である。
発明の詳細
な説明した様に、本発明では島領域の下のみを酸化して
島領域を分離するので酸化する面積が％〜九と小さく、
酸化によるストレスの発生および転位の発生が少ない、
また島領域を大きく残す事ができるので集積度を上げる
事ができる。まだ工程数も従来例と比較して少ない。
島領域を分離するので酸化する面積が％〜九と小さく、
酸化によるストレスの発生および転位の発生が少ない、
また島領域を大きく残す事ができるので集積度を上げる
事ができる。まだ工程数も従来例と比較して少ない。
第１図ａ−ｆは従来例を説明する工程断面図。
第２図ａ−ｆは本発明の一実施例を示す工程断面図であ
る。 ２１・・・・・・基板、２４・・・・・・レジスト、２
６．２７・・・・・・シリコン酸化膜、２８・・・・・
・島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図 第２図
る。 ２１・・・・・・基板、２４・・・・・・レジスト、２
６．２７・・・・・・シリコン酸化膜、２８・・・・・
・島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 第２図 第２図
Claims (2)
- （１）シリコン基板を所定のパターンに従いエッチング
する工程と、シリコンナイトライドを堆積する工程と、
前記シリコンナイトライドの段差部のみをエッチングす
る工程と、前記シリコンナイトライドの開口部に露出し
た前記シリコン基板をエッチングする工程と、前記開口
部を有する前記シリコンナイトライドをマスクとして前
記シリコン基板を選択酸化する工程とを含む事を特徴と
する半導体装置の製造方法。 - （２）シリコンナイトライドがプラズマシリコンナイト
ライドである事を特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216658A JPS6194337A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216658A JPS6194337A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194337A true JPS6194337A (ja) | 1986-05-13 |
Family
ID=16691901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216658A Pending JPS6194337A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059975U (ja) * | 1991-07-22 | 1993-02-09 | 川嶋工業株式会社 | 商品カード |
-
1984
- 1984-10-16 JP JP59216658A patent/JPS6194337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059975U (ja) * | 1991-07-22 | 1993-02-09 | 川嶋工業株式会社 | 商品カード |
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