JPH05335407A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05335407A JPH05335407A JP14061592A JP14061592A JPH05335407A JP H05335407 A JPH05335407 A JP H05335407A JP 14061592 A JP14061592 A JP 14061592A JP 14061592 A JP14061592 A JP 14061592A JP H05335407 A JPH05335407 A JP H05335407A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims 2
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 abstract description 14
- 230000007547 defect Effects 0.000 abstract description 14
- 241000293849 Cordylanthus Species 0.000 abstract description 8
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置における素子分離領域
の形成方法に関するもので、ＬＯＣＯＳ法による素子分
離領域のバーズビーク下部に発生する結晶欠陥により、
すぐ傍にある拡散層（一般にトランジスタのソース・ド
レイン）と基板との接合リークが増大することを防止す
ることを目的とするものである。 【構成】 前記目的のため本発明は、最初素子分離領域
１５を最終の寸法より小さく形成し、その後、その上に
酸化膜１９を形成して素子形成領域２０，２１の部分の
前記酸化膜１９を除去し、最終寸法Ｃの素子分離領域を
形成するようにしたものである。
の形成方法に関するもので、ＬＯＣＯＳ法による素子分
離領域のバーズビーク下部に発生する結晶欠陥により、
すぐ傍にある拡散層（一般にトランジスタのソース・ド
レイン）と基板との接合リークが増大することを防止す
ることを目的とするものである。 【構成】 前記目的のため本発明は、最初素子分離領域
１５を最終の寸法より小さく形成し、その後、その上に
酸化膜１９を形成して素子形成領域２０，２１の部分の
前記酸化膜１９を除去し、最終寸法Ｃの素子分離領域を
形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置における
素子分離領域の形成方法に関するものである。
素子分離領域の形成方法に関するものである。
【０００２】
【従来の技術】ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路装
置における素子形成領域間の分離方法として、近年、局
部的酸化法が多用されている。この方法は、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法と呼ばれ、絶縁膜として選択的に厚い酸化シリ
コン膜を形成することで、半導体基板を複数部分に絶縁
分離し、分離された部分を素子形成領域として用いる。
さらに、分離領域に反転防止層として、不純物をドープ
する方法も併用され、素子分離が行われている。
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路装
置における素子形成領域間の分離方法として、近年、局
部的酸化法が多用されている。この方法は、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法と呼ばれ、絶縁膜として選択的に厚い酸化シリ
コン膜を形成することで、半導体基板を複数部分に絶縁
分離し、分離された部分を素子形成領域として用いる。
さらに、分離領域に反転防止層として、不純物をドープ
する方法も併用され、素子分離が行われている。
【０００３】図２は、この従来の素子分離領域の形成方
法の一例を示すものである。
法の一例を示すものである。
【０００４】まず、図２（ａ）に示すように、半導体基
板１上に酸化膜２および窒化膜３を形成する。次に、図
２（ｂ）に示すように、素子分離領域となるべき部分の
窒化膜３をフォトリソグラフィ（以下フォトリソと略
す）・エッチング技術により除去し、その部分にのみ反
転防止用の不純物を所定の条件でインプラ（インプラン
テーション：イオン注入）技術により、反転防止用不純
物４を注入する。
板１上に酸化膜２および窒化膜３を形成する。次に、図
２（ｂ）に示すように、素子分離領域となるべき部分の
窒化膜３をフォトリソグラフィ（以下フォトリソと略
す）・エッチング技術により除去し、その部分にのみ反
転防止用の不純物を所定の条件でインプラ（インプラン
テーション：イオン注入）技術により、反転防止用不純
物４を注入する。
【０００５】次に図２（ｂ）のように、窒化膜３を除去
した部分を酸化し、図２（ｃ）に示すように、素子分離
用酸化膜５を形成する。次に、図２（ｄ）に示すよう
に、酸化膜２および窒化膜３を除去し、素子形成領域６
ならびに７の分離を完了する。
した部分を酸化し、図２（ｃ）に示すように、素子分離
用酸化膜５を形成する。次に、図２（ｄ）に示すよう
に、酸化膜２および窒化膜３を除去し、素子形成領域６
ならびに７の分離を完了する。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来技術では、図３（ａ）に示すように、素子分離領域５
のエッヂにあたるバーズビーク５ａの下部には、素子分
離形成時のストレスにより結晶欠陥８が生じる。さら
に、一般的に素子分離形成後に形成される素子用電極
（ＭＩＳトランジスタのソース．ドレイン電極）として
の不純物拡散層図３（ｂ）の９のエッヂにおいて、先に
述べたバーズビーク５ａ下部の結晶欠陥が原因で、拡散
層９と基板１との接合リークを増大させるという素子動
作を妨げる問題が生じやすかった。
来技術では、図３（ａ）に示すように、素子分離領域５
のエッヂにあたるバーズビーク５ａの下部には、素子分
離形成時のストレスにより結晶欠陥８が生じる。さら
に、一般的に素子分離形成後に形成される素子用電極
（ＭＩＳトランジスタのソース．ドレイン電極）として
の不純物拡散層図３（ｂ）の９のエッヂにおいて、先に
述べたバーズビーク５ａ下部の結晶欠陥が原因で、拡散
層９と基板１との接合リークを増大させるという素子動
作を妨げる問題が生じやすかった。
【０００７】この発明は、以上述べた素子分離形成時に
発生する結晶欠陥を素子分離領域内に取り込み、つま
り、素子電極用拡散層のエッヂに位置しないように形成
し、拡散層と基板との接合リークをできるだけ低減する
ことを目的とする。
発生する結晶欠陥を素子分離領域内に取り込み、つま
り、素子電極用拡散層のエッヂに位置しないように形成
し、拡散層と基板との接合リークをできるだけ低減する
ことを目的とする。
【０００８】
【課題を解決するための手段】前記目的達成のためこの
発明では、従来からの素子分離技術ＬＯＣＯＳ法によ
り、目標の素子分離幅より小さめの素子分離領域を形成
した後、全面にＣＶＤ（化学的気相成長）法により酸化
膜を形成し、フォトリソ技術およびウェットエッチング
技術によりＣＶＤ酸化膜を目標の素子分離幅になるよう
に、パターニングし、その後に素子領域（アクティブ領
域）に素子電極用の拡散層をインプラ技術および拡散技
術により形成するようにした。このことより、ＬＯＣＯ
Ｓ法で形成されたバーズビーク下部の結晶欠陥が、先に
述べた素子分離幅の目標寸法より小さくした分拡散層の
エッヂより分離領域内に取り込まれ、実質的に拡散層エ
ッヂでの基板に対する接合リークが低減される。
発明では、従来からの素子分離技術ＬＯＣＯＳ法によ
り、目標の素子分離幅より小さめの素子分離領域を形成
した後、全面にＣＶＤ（化学的気相成長）法により酸化
膜を形成し、フォトリソ技術およびウェットエッチング
技術によりＣＶＤ酸化膜を目標の素子分離幅になるよう
に、パターニングし、その後に素子領域（アクティブ領
域）に素子電極用の拡散層をインプラ技術および拡散技
術により形成するようにした。このことより、ＬＯＣＯ
Ｓ法で形成されたバーズビーク下部の結晶欠陥が、先に
述べた素子分離幅の目標寸法より小さくした分拡散層の
エッヂより分離領域内に取り込まれ、実質的に拡散層エ
ッヂでの基板に対する接合リークが低減される。
【０００９】
【作用】前述したように、本発明は、公知のＬＯＣＯＳ
法により形成されたバーズビーク下部の結晶欠陥を最終
的に形成した素子分離領域内に取り込むため、素子電極
用拡散層内又は、エッヂ部に結晶欠陥が存在せず結晶欠
陥が原因による素子電極用拡散層と半導体基板との接合
リークがなくなる。
法により形成されたバーズビーク下部の結晶欠陥を最終
的に形成した素子分離領域内に取り込むため、素子電極
用拡散層内又は、エッヂ部に結晶欠陥が存在せず結晶欠
陥が原因による素子電極用拡散層と半導体基板との接合
リークがなくなる。
【００１０】
【実施例】以下この発明の一実施例を図１を参照して説
明する。
明する。
【００１１】まず、図１（ａ）に示すように、半導体基
板１１上に酸化膜１２および窒化膜１３を従来同様順次
形成した後、図１（ｂ）に示すように、素子分離領域と
なるべき部分の窒化膜１３を公知のフォトリソ（フォト
リソグラフィ）・エッチング技術により除去する。この
時、窒化膜１３の除去幅Ａは、仕上り素子分離幅が目標
寸法Ｃより小さくなるようにする。
板１１上に酸化膜１２および窒化膜１３を従来同様順次
形成した後、図１（ｂ）に示すように、素子分離領域と
なるべき部分の窒化膜１３を公知のフォトリソ（フォト
リソグラフィ）・エッチング技術により除去する。この
時、窒化膜１３の除去幅Ａは、仕上り素子分離幅が目標
寸法Ｃより小さくなるようにする。
【００１２】即ち除去幅Ａ＝目標寸法＞Ａ≧フォトリソ
技術での最小スリット寸法とする。次に、素子分離領域
に反転防止用の不純物１４をイオン注入法を用いて注入
する。
技術での最小スリット寸法とする。次に、素子分離領域
に反転防止用の不純物１４をイオン注入法を用いて注入
する。
【００１３】続いて、図１（ｃ）に示すように、窒化膜
１３を除去した部分の酸化膜１２をさらに酸化して成長
させ、素子分離用酸化膜１５を形成する。この時、素子
分離用酸化膜１５のエッヂにあたるバーズビーク１５ａ
の下部の半導体基板１１には、結晶欠陥層１６が形成さ
れる。
１３を除去した部分の酸化膜１２をさらに酸化して成長
させ、素子分離用酸化膜１５を形成する。この時、素子
分離用酸化膜１５のエッヂにあたるバーズビーク１５ａ
の下部の半導体基板１１には、結晶欠陥層１６が形成さ
れる。
【００１４】次に、図１（ｄ）に示すように、窒化膜１
３および酸化膜１２をウェットエッチング技術により、
除去し、素子形成領域（アクティブ領域）１７と１８を
形成し、公知の技術ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離
が完了する。ただし、この時形成される素子分離領域幅
Ｂは、前述のパターンの幅Ａにより、目標寸法Ｃより小
さく形成される。
３および酸化膜１２をウェットエッチング技術により、
除去し、素子形成領域（アクティブ領域）１７と１８を
形成し、公知の技術ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離
が完了する。ただし、この時形成される素子分離領域幅
Ｂは、前述のパターンの幅Ａにより、目標寸法Ｃより小
さく形成される。
【００１５】次に、図１（ｅ）に示すように、公知のＣ
ＶＤ法により酸化膜１９を形成する。
ＶＤ法により酸化膜１９を形成する。
【００１６】続いて、図１（ｆ）に示すように、公知の
フォトリソ・ウェットエッチング技術により、ＣＶＤ酸
化膜１９の素子形成領域となる部分を除去する。これに
より、最終的な素子形成領域２０，２１が形成される。
フォトリソ・ウェットエッチング技術により、ＣＶＤ酸
化膜１９の素子形成領域となる部分を除去する。これに
より、最終的な素子形成領域２０，２１が形成される。
【００１７】この時、図１（ｇ）に示すように、最終的
な素子分離領域の幅Ｃは目標寸法になるよう形成する。
ここで、本実施例による素子分離形成が終了する。
な素子分離領域の幅Ｃは目標寸法になるよう形成する。
ここで、本実施例による素子分離形成が終了する。
【００１８】さらに、一般的に素子分離形成後に形成さ
れる素子用電極（ＭＩＳトランジスタのソース．ドレイ
ン電極）としての不純物拡散層２２をＣＶＤ酸化膜１９
をマスクとして、インプラ技術および拡散アニール技術
により形成する。
れる素子用電極（ＭＩＳトランジスタのソース．ドレイ
ン電極）としての不純物拡散層２２をＣＶＤ酸化膜１９
をマスクとして、インプラ技術および拡散アニール技術
により形成する。
【００１９】この結果、先に形成されたバーズビーク１
５ａ下部の結晶欠陥１６は、素子分離領域内に取り込ま
れており、素子電極用拡散層２２内又は、エッヂ部に位
置しないため、従来技術で発生していた、結晶欠陥１６
が原因による拡散層２２と基板１１との接合リークはな
くなる。
５ａ下部の結晶欠陥１６は、素子分離領域内に取り込ま
れており、素子電極用拡散層２２内又は、エッヂ部に位
置しないため、従来技術で発生していた、結晶欠陥１６
が原因による拡散層２２と基板１１との接合リークはな
くなる。
【００２０】
【発明の効果】以上詳細に説明したように、この発明に
よれば、公知のＬＯＣＯＳ法により形成されたバーズビ
ーク下部の結晶欠陥を最終的に形成した素子分離領域内
に取り込むようにしたので、素子電極用拡散層内又は、
エッヂ部に結晶欠陥が存在しない。従って、結晶欠陥が
原因による素子電極用拡散層と半導体基板との接合リー
クがなくなるので、安定した素子動作が得られる。
よれば、公知のＬＯＣＯＳ法により形成されたバーズビ
ーク下部の結晶欠陥を最終的に形成した素子分離領域内
に取り込むようにしたので、素子電極用拡散層内又は、
エッヂ部に結晶欠陥が存在しない。従って、結晶欠陥が
原因による素子電極用拡散層と半導体基板との接合リー
クがなくなるので、安定した素子動作が得られる。
【図１】本発明の実施例
【図２】従来例
【図３】問題点説明図
１１ 半導体基板 １２ 酸化膜 １３ 窒化膜 １５ 素子分離用酸化膜 １６ 結晶欠陥 １７，１８ 素子形成領域 １９ ＣＶＤ酸化膜 ２０，２１ 最終的な素子形成領域
Claims (1)
- 【請求項１】 （ａ）半導体基板上に、仕上がり目標寸
法より狭い幅の素子分離領域を形成する工程、 （ｂ）前項で形成された構造の上に、絶縁膜を形成する
工程、 （ｃ）素子形成領域となる部分の前記絶縁膜を除去し、
仕上がり寸法に成るよう素子分離領域を形成する工程、 （ｄ）前記工程で残った前記絶縁膜をマスクにして、素
子形成領域に不純物を注入して拡散層を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14061592A JPH05335407A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14061592A JPH05335407A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335407A true JPH05335407A (ja) | 1993-12-17 |
Family
ID=15272832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14061592A Pending JPH05335407A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281533B1 (en) | 1996-09-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, and video system using such solid state imaging apparatus |
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
-
1992
- 1992-06-01 JP JP14061592A patent/JPH05335407A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281533B1 (en) | 1996-09-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, and video system using such solid state imaging apparatus |
| US6528342B2 (en) | 1996-09-19 | 2003-03-04 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, method of manufacturing the same and video system using such solid state imaging apparatus |
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
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