JPS6197786A - Cadによる階層的配置決定システム - Google Patents

Cadによる階層的配置決定システム

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JPS6197786A
JPS6197786A JP59219027A JP21902784A JPS6197786A JP S6197786 A JPS6197786 A JP S6197786A JP 59219027 A JP59219027 A JP 59219027A JP 21902784 A JP21902784 A JP 21902784A JP S6197786 A JPS6197786 A JP S6197786A
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JP
Japan
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group
arrangement
block
blocks
determining
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Pending
Application number
JP59219027A
Other languages
English (en)
Inventor
Masashi Yabe
矢部 昌司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6197786A publication Critical patent/JPS6197786A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、CADによる配置決定システムに関するもの
である。
従来の技術 ]ンピューターを使用して行うプリント板や1、S■等
の自動実装設計は、一般に、まず部品等のブロックの配
置を決定し9次に配置が決定されたブロック相互間の配
線経路を決定するという段階を経て行われる。
プリント配線板や半導体基板等ブロックが配置される空
間は、一般に、格子状に区切られており。
ブロックの大きさくブロック・サイズ)に応じてこれら
格子状空間の何個かがそのブロックを配置するために割
当てられる。このブロックの配置の決定にあたっては、
ブロック・→ノ゛イズやブロック相互間の配線数等を表
示するブロック間接続情報に基づき、何等かの最適化が
行われる。この最適化の指標として、一般に、ブロック
間の総配線長や、配線密度の均一性、あるいはこれらを
合成したもの等が使用されている。
発明が解決しようとする問題点 最近1部品の小型化や半導体基板の大型化等技術の急激
な進歩に伴って配置すべきブロックの故が著しく増加し
、最適配置を決定するための時間も究めて長くかかると
いう問題が生じている。
発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の配置決定シス
テムは、ブロック間接続情報に基づき。
接続関係の密なブロック相互を同一の群に所属させるよ
うに全ブロックを所定数の群に分ける手段と、各群の配
置を決定する手段と1群に所属する複数のブロックに対
し群内配置を決定する手段とを備え、ブロックの配置を
階層的に短時間で決定するように構成されている。
以下2本発明の作用を実施例によって詳細に説明する。
実施例 第1図は2本発明の一実施例の構成を示す機能ブロック
図である。本実施例のシステムは、複数ブロック間の接
続線数を表示するブロック間接続情弗が入力される人力
部12人力されたブロック間接続情報に基づき、接続関
係の密なブロック相互を同一の群に所属させるように全
ブロックを所定数の群に分ける群分は部2.各群の配置
を決定する群配置決定部35群内の複数のプロ・ツクに
対し群内配置を決定する群内配置決定部4.比出力5及
び記憶部6を備えている。
本システムの動作が開始されると、まず2人力部1にブ
ロック間接続情報が入力される。
このブロック間接続情報は1例えば、第2図に示すよう
に、ブロック名、ブロック・サイズ、接続相手ブロック
名、各接続相手に対する配線数から構成されている。
人力部1は、入力されたブロック間接続情報を記憶部6
に書込んだ後1群分け2に制御を渡す。
群分は部2は、記憶部6に書込まれている群数指定情報
と、入力部1が書込んだブロック間接続情報とに基づき
1群分は処理を開始する。この群分は処理は、接続関係
の密なブロック相互を同一の群に所属させるように、全
プロ・ツクを指定された数の群に分けるように行われる
すなわち1群iと群j相互間の接続関係の密接度CV、
、Jは2次式で与えられる。
CV、、j =f(Si)  ・C4,j / (Ti −c、、、
 )+f(S、)  ・C,、、/ (Tj −Ci、
j >・・・・ (1) ただし、f  (Si)、f  (Sj)はそれぞれブ
ロックiとj のブロック・サイズに依存する関数、C
,、jはブロックiと1間の配線数、T、。
T、はそれぞれブロックiとjの他のブロックに対する
配線数の総和である。
例えば、記憶部6に書込まれているブロック間接続情報
が、第3図に示すように、ブロック1とブロック2が3
本の配線で接続され、プロ・ツク2とブロック3が5本
の配線で接続され、ブロック3とブロック4が3木の配
線で接続され、ブロック4とブロック1が4木の配線で
接続され・・・というようなものであったとする。この
場合。
T、=9.’rz =9+ Ti =10.T4=8゜
また、C+、z =3.C+、:+ =2.Cz、* 
=5.C+、A= 4.  C2,4= 1 、  C
3,4= 3  となる。
ここで、簡単のため、  f  (Si ) = ((
S2 ) =r  (S3 ) =f  (S4 ) 
 l  とすると。
CVl、2  = 1 、CVl、3=  0・54 
 、  CVz、、:1= 2.25  、  CV+
、j  =  1.80 、  CV2,4  = 0
.27 、  CV、、、 = 1.03となる。
従って、接続関係の密接度CV、、、が最大となるブロ
ック2と3が1個の群にまとめられる。この結果、4個
のブロックが、プロ・ツクlのみから成る第1の群、ブ
ロック2と3から成る第2の群及びブロック4のみから
成る第3の群に群分けされる。指定されている群数が2
であれば、上記3個の群に対して、上述の群分けを繰り
返し、最終的な2個の群を得る。上記群分けの手法の更
に詳細については、1972年に開催された第9回De
sign Automation C,onferen
c、e  において、 I’l、M。
5chu [erが発表した。  CluSterin
g and l、inearPlacement”と題
する論文を参照されたい。
群分は部2は、上記群分けの結果を、第4図に例示する
ように2群名、構成プロ・ツク名、接続相手群名及び各
接続相手群に対する配′!jA数等から成るテーブルと
して記憶部4に格納したのち1群配置決定ブロック3に
制御を渡す。
群配置決定部3は、記憶部6に記憶されている基板上の
配置可能位置情報に基づき、所定数の群に対し基板上の
配置を決定する。この群配置の決定に際しては、従来方
式によるブロック配置の決定の際と同様に、適宜な最適
化が行われる。
簡単のため、上記最適化の指標が群間総配線長の最小化
のみにあるものとする。更に、簡曵のため1群分けされ
た各群が第5図(A)に例示するように、同一サイズの
4個の群a、b、c及びdから成り、各群間には図中の
数字で表示される配線数の接続が行われるものとする。
また、上記4個の群に対して9、同図(B)に示すよう
な格子状の4個の基板上の配置可能位置(1,1)、 
 (2,1)、  (2,1)及び(2,2)が用意さ
れているものとする。斜め方向に隣接する格子間の距離
は、上下、左右に隣接する格子間の距離よりも大きくな
る。従って、第5図に示すように、配線数の少ない群相
互が対角線の位置にくるように各群を配置すれば1、群
間総配線長は最小になる。
上記群間配線長を最小にする処理に際しては。
1977年に開催された第14回 Design A+
+tomation Conference  におい
て、 M、A、Rreuerが発表した+  ACla
ss of Min  Cut Placement 
AIgorism”と題するする論文に記載されたカッ
トライン法等が使用される。
群配置決定部は、上述のようにして群の配置を決定する
と、第4図のテーブルに決定した群配置を追加し2群内
配置決定部4に制御を渡す。
群内配置決定部4は、記憶部6のテーブルを参照し、複
数のブロックから構成されている群について、各ブロッ
クの群内配置を決定する。この際。
上記群配置決定の際と同様に、適宜な最適化がおこなわ
れる。群内配置決定部4は、決定した群内配置を第4図
のテーブルに追加し、出力部5に制御を渡す。
出力部5は、第4図のテーブルに群配置と群内配置が付
加された最終的なブロック配置情報を記憶部6から読出
し、出力する。
群の配置や1群内のブロックの配置の決定に際して総配
線長や、配線密度の均−性等を最適配置の指標とする代
りに、所望の電気的特性に近づけるための適宜な指標1
例えば群間やブロック間の伝播遅延時間を均一化するう
えでの配線長の均−性等を最適配置の指標としてもよい
発明の効果 以上詳細に説明したように2本発明の配置決定システム
は、接続関係の密なブロック相互を同一の群に所属させ
るように全ブロックを所定数の群に分ける手段と、各群
の配置を決定する手段と。
群に所属する複数のブロックに対し群内配置を決定する
手段とを備えることにより、ブロックの配置を階層的に
決定するように構成されているので。
最適配置を決定するための時間を大幅に短縮できるとい
う効果が奏される。
【図面の簡単な説明】
第1図は本発明の一実施例のシステムの機能ブロック関
、第2図、第3図は第1図の入力部1に人力されるブロ
ック間接続(fi IIの一例を示す図。 第4図は第1図の群分は部2によって作成された群分は
情報の一例を示す図、第5図は第1図の群配置決定部3
による群配置決定方法の一例を説明するための概念図で
ある。 1・・人力部、2・・群分は部、3・・群配置決定部、
4・・群内配置決定部、5・・出力部。 6・・記憶部。 菩3 図

Claims (1)

  1. 【特許請求の範囲】 複数ブロック間の接続線数を表示するブロック間接続情
    報が入力される入力手段と、 該入力されたブロック間接続情報に基づき、接続関係の
    密なブロック相互を同一の群に所属させるように、全ブ
    ロックを所定数の群に分ける群分け手段と、 該各群の配置を決定する群装置決定手段と、群内の複数
    のブロックに対し群内配置を決定する群内配置決定手段
    とを備えたことを特徴とするCADによる階層的配置決
    定システム。
JP59219027A 1984-10-18 1984-10-18 Cadによる階層的配置決定システム Pending JPS6197786A (ja)

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JPS6197786A true JPS6197786A (ja) 1986-05-16

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143376A (ja) * 1988-11-25 1990-06-01 Agency Of Ind Science & Technol 機器レイアウト方法
JP2010140474A (ja) * 2008-12-09 2010-06-24 Internatl Business Mach Corp <Ibm> 集積回路(ic)のレイアウト図および配線図を作り出すシステムならびにフラット配置済みレイアウトを作り出すための方法およびコンピュータ・プログラム製品(カスタム・マクロの高速ルーティング)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53120333A (en) * 1977-03-30 1978-10-20 Sharp Corp Parts arrangement method of printed circuit substrate
JPS57128952A (en) * 1981-02-02 1982-08-10 Sharp Corp Method for arranging functional block in lsi design
JPS59145541A (ja) * 1983-02-09 1984-08-21 Hitachi Ltd Lsiレイアウト処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53120333A (en) * 1977-03-30 1978-10-20 Sharp Corp Parts arrangement method of printed circuit substrate
JPS57128952A (en) * 1981-02-02 1982-08-10 Sharp Corp Method for arranging functional block in lsi design
JPS59145541A (ja) * 1983-02-09 1984-08-21 Hitachi Ltd Lsiレイアウト処理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143376A (ja) * 1988-11-25 1990-06-01 Agency Of Ind Science & Technol 機器レイアウト方法
JP2010140474A (ja) * 2008-12-09 2010-06-24 Internatl Business Mach Corp <Ibm> 集積回路(ic)のレイアウト図および配線図を作り出すシステムならびにフラット配置済みレイアウトを作り出すための方法およびコンピュータ・プログラム製品(カスタム・マクロの高速ルーティング)

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