JPS6197854A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6197854A JPS6197854A JP59219207A JP21920784A JPS6197854A JP S6197854 A JPS6197854 A JP S6197854A JP 59219207 A JP59219207 A JP 59219207A JP 21920784 A JP21920784 A JP 21920784A JP S6197854 A JPS6197854 A JP S6197854A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- memory cell
- arrays
- semiconductor device
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に半導体記憶装置のメモ
リセルアレイの配置に係る。
リセルアレイの配置に係る。
歴史的にダイナミックＲＡＩＶＩはアドレスマルテプレ
クス方式を採用しておシ、ロウとカラムのアドレスを同
一ピンから入力し１時間をずらしてとフ込む方法を行う
ため、スタチックＲＡＭに比べ、アドレス入力ピンの数
はｌ／２ですむ。
クス方式を採用しておシ、ロウとカラムのアドレスを同
一ピンから入力し１時間をずらしてとフ込む方法を行う
ため、スタチックＲＡＭに比べ、アドレス入力ピンの数
はｌ／２ですむ。
このため、１６〜２５６にビットまでのダイナミックＲ
ＡＭでは１６ビン、 ３００ ｍｉｌ （７，６２ｍ）
幅の小さなり Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｎｅ
）型ノ臂ツケージに収納することが可能となった。し
たがって、多くのＩＣを実装する基板のＩＣ密度が向上
し、高密度実装が可能となってきた。
ＡＭでは１６ビン、 ３００ ｍｉｌ （７，６２ｍ）
幅の小さなり Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｎｅ
）型ノ臂ツケージに収納することが可能となった。し
たがって、多くのＩＣを実装する基板のＩＣ密度が向上
し、高密度実装が可能となってきた。
ところで、材質、製造法により分類すると、／ＩＰッケ
ーノの種類にはセラミック型、ｔ−ディップ型、プラス
チック蛮があるが、大量生産に適し、コストの低減を達
成できるのはプラスチック型である。ところが、ＩＣ基
板の実装密度を更に向上させる場合、グラスチック型で
３００ｍｉ１幅のＤＩＰノやツケージにＩＣチップを収
納するのは以下のような理由から困難である。
ーノの種類にはセラミック型、ｔ−ディップ型、プラス
チック蛮があるが、大量生産に適し、コストの低減を達
成できるのはプラスチック型である。ところが、ＩＣ基
板の実装密度を更に向上させる場合、グラスチック型で
３００ｍｉ１幅のＤＩＰノやツケージにＩＣチップを収
納するのは以下のような理由から困難である。
まず、プラスチックパッケージはセラミックパッケージ
よシ機械的強度が弱いため、リードピンを・やツケージ
内に埋め込まなければならない。このため、リードピン
のためのスペースを確保しなければならず、ＩＣチップ
の横幅が制限される。したがって、チップ内のメモリセ
ル及び周辺回路のレイアウトに制限が加わる。これはダ
イナミックＲＡＭの容量が２５６にビットからＩＭビッ
ト更に４Ｍピットへと向上するに従い、微細な加工技術
を使用してもなお増大するチップサイズに上限を与える
ことになる。
よシ機械的強度が弱いため、リードピンを・やツケージ
内に埋め込まなければならない。このため、リードピン
のためのスペースを確保しなければならず、ＩＣチップ
の横幅が制限される。したがって、チップ内のメモリセ
ル及び周辺回路のレイアウトに制限が加わる。これはダ
イナミックＲＡＭの容量が２５６にビットからＩＭビッ
ト更に４Ｍピットへと向上するに従い、微細な加工技術
を使用してもなお増大するチップサイズに上限を与える
ことになる。
このことは、単位メモリセルのサイズを小さくしてしま
い、ｌトランジスタ１キヤパシタ型のメモリセルであれ
ば、情報を貯えるキャパシタ面積の減少を招く。したが
って、ダイナミックＲＡＭのデータ保持特性の劣化及び
ソフトエラー率の増大を引き起し、信頼性が少なく、商
品価値の低いものとなってしまう。
い、ｌトランジスタ１キヤパシタ型のメモリセルであれ
ば、情報を貯えるキャパシタ面積の減少を招く。したが
って、ダイナミックＲＡＭのデータ保持特性の劣化及び
ソフトエラー率の増大を引き起し、信頼性が少なく、商
品価値の低いものとなってしまう。
また、ゲラステック型のパッケージでは、リードピンと
ＩＣチップのゾンデイングツ？、ドとの間の金属細線に
よるボンディング長を長くすることは、金属細線の１！
、ｌＴ線あるいはポンディング部の接続不良を引き起こ
し、好ましくない。
ＩＣチップのゾンデイングツ？、ドとの間の金属細線に
よるボンディング長を長くすることは、金属細線の１！
、ｌＴ線あるいはポンディング部の接続不良を引き起こ
し、好ましくない。
チップサイズが小さく、チップの周囲に配置されるリー
ドピンとチップ内の♂ンディングノ々ツドとの゛距離を
小さくできる場合には、チップ内のメモリセル及びゾン
デイングツ々ツドのレイアウトは第３図に示すようなも
のである。すなわち、矩形のチップ１内に複数のメモリ
セルアレイ２．・・・が配列して形成され、ビンディン
グパッド３．・・・はチップ１の短辺に沿った周縁部に
のみまとめて形成てれる。この場合１回路動作にとって
は無駄な領域（チップ１の長辺に沿った周縁部）を極力
小さくできることから有利でちる。ところが、メモリ容
量が大きくなり、テ リッグサイズが増大したりピン
数が増加した場合にはリードピンとビンディングパッド
との距離を短かくするために第４図のようなレイアウト
を採用する。すなわち、矩形のチップ１内においてビン
ディングパッド３．・・・はチップ１の短辺に沿った周
縁部だけでなく、長辺に沿った両側の周縁部にも形成さ
れる。このようなレイアウトにすると、長辺に沿った周
縁部のデンディングノクツドを形成するために要する面
積をメモリセルアレイ及び周辺回路に利用で′＠なくな
る。
ドピンとチップ内の♂ンディングノ々ツドとの゛距離を
小さくできる場合には、チップ内のメモリセル及びゾン
デイングツ々ツドのレイアウトは第３図に示すようなも
のである。すなわち、矩形のチップ１内に複数のメモリ
セルアレイ２．・・・が配列して形成され、ビンディン
グパッド３．・・・はチップ１の短辺に沿った周縁部に
のみまとめて形成てれる。この場合１回路動作にとって
は無駄な領域（チップ１の長辺に沿った周縁部）を極力
小さくできることから有利でちる。ところが、メモリ容
量が大きくなり、テ リッグサイズが増大したりピン
数が増加した場合にはリードピンとビンディングパッド
との距離を短かくするために第４図のようなレイアウト
を採用する。すなわち、矩形のチップ１内においてビン
ディングパッド３．・・・はチップ１の短辺に沿った周
縁部だけでなく、長辺に沿った両側の周縁部にも形成さ
れる。このようなレイアウトにすると、長辺に沿った周
縁部のデンディングノクツドを形成するために要する面
積をメモリセルアレイ及び周辺回路に利用で′＠なくな
る。
例えば、第４図においてはパッド周フの余裕を考慮する
とチップの長辺に沿う周縁部の幅ａとして約２００μｍ
づつ必要であり１両側で４００μｍの幅の領域がポンデ
ィングｉ４ツドのためだけに無駄に使われる。この結果
、メモリセルアレイの横幅を減少せざるを得なくなシメ
モリセルの面積が減少し、これに工り−製品の信頼性が
著しく低下する。
とチップの長辺に沿う周縁部の幅ａとして約２００μｍ
づつ必要であり１両側で４００μｍの幅の領域がポンデ
ィングｉ４ツドのためだけに無駄に使われる。この結果
、メモリセルアレイの横幅を減少せざるを得なくなシメ
モリセルの面積が減少し、これに工り−製品の信頼性が
著しく低下する。
本発明は上記事情に鑑みてなされたものであり、ゾンデ
イングツ臂ツドに要する面積を減少してチップを有効に
利用し、信頼性の向上した半導体装置を提供しようとす
るものでおる。
イングツ臂ツドに要する面積を減少してチップを有効に
利用し、信頼性の向上した半導体装置を提供しようとす
るものでおる。
本発明の半導体装置は、チップ長辺に沿って隣接するア
レイのチップ長辺に平行な中心線を互いにずらした状態
で複数列のアレイを配列し、チップの短辺に沿う周縁部
及びチップの長辺に沿う周縁部のうちアレイとチップ長
辺との間の距離が大きい方の周縁部にゾンデイングツや
ラドを設けたことを％徴とするものである。
レイのチップ長辺に平行な中心線を互いにずらした状態
で複数列のアレイを配列し、チップの短辺に沿う周縁部
及びチップの長辺に沿う周縁部のうちアレイとチップ長
辺との間の距離が大きい方の周縁部にゾンデイングツや
ラドを設けたことを％徴とするものである。
このような半導体装置によれは、実質的にチップの長辺
に沿う周縁部では片側にのみビンディングパッドを配置
したことになるので、ポンプイングツ４７ドによシ無駄
にされる領域を減少してチップを有効に利用することが
でき５ｇ！品の信頼性を向上することができる。
に沿う周縁部では片側にのみビンディングパッドを配置
したことになるので、ポンプイングツ４７ドによシ無駄
にされる領域を減少してチップを有効に利用することが
でき５ｇ！品の信頼性を向上することができる。
以下１本発明の実施例を第１図を参照して説明する。
第１図において、矩形のチップ１１の中央部にはデコー
ダ１２．１２が形成されている。デコーダ１２．１２で
分割された２つの領域にはそれぞれメモリセルアレイ１
３．．１３．とメモリセルアレイ１３．．１３．がチッ
プ１１の短辺に沿って２列づつ配列されている。メそリ
セルアレイ１３１．１３． とメモリセルアレイ１３
！ 、１３．とはチップ１１の長辺に沿う中心線を互い
にずらした状態で配列されている。
ダ１２．１２が形成されている。デコーダ１２．１２で
分割された２つの領域にはそれぞれメモリセルアレイ１
３．．１３．とメモリセルアレイ１３．．１３．がチッ
プ１１の短辺に沿って２列づつ配列されている。メそリ
セルアレイ１３１．１３． とメモリセルアレイ１３
！ 、１３．とはチップ１１の長辺に沿う中心線を互い
にずらした状態で配列されている。
ポンディングパッド１４．・・・はチップ１１の短辺に
沿う周縁部と、長辺に沿う周縁部のうちチップ１１長辺
とメモリセルアレイ１３□ 。
沿う周縁部と、長辺に沿う周縁部のうちチップ１１長辺
とメモリセルアレイ１３□ 。
１３１ 、ｌ ３！ 、Ｊ ３！との距離が大きい方に
設けられている。
設けられている。
しかして上記半導体装置によれは、チップＪノの長辺に
沿う周縁部のうち？ンディングパッド１４．・・・が形
成される領域は幅ａとして約２００μｍｉ要するが、ゴ
ンディングノぐラド１４、・・・が形Ｆｙ、−ｇれない
領域の幅すは約３０μｍまで狭くすることができる。そ
して、実質的にはチップ１１の長辺に沿う周縁部のうち
片側のみがポンディングパッドに使用されるので、チッ
プ１ノの面積をメモリセルアレイとして有効に利用する
ことができ、メモリセルのセルサイズを大きくすること
ができる。なお、メモリセルアレイをずらすことにより
アレイを接続する配線を斜めにすることになるが、この
配線に必要な面積の増大はわずかである。
沿う周縁部のうち？ンディングパッド１４．・・・が形
成される領域は幅ａとして約２００μｍｉ要するが、ゴ
ンディングノぐラド１４、・・・が形Ｆｙ、−ｇれない
領域の幅すは約３０μｍまで狭くすることができる。そ
して、実質的にはチップ１１の長辺に沿う周縁部のうち
片側のみがポンディングパッドに使用されるので、チッ
プ１ノの面積をメモリセルアレイとして有効に利用する
ことができ、メモリセルのセルサイズを大きくすること
ができる。なお、メモリセルアレイをずらすことにより
アレイを接続する配線を斜めにすることになるが、この
配線に必要な面積の増大はわずかである。
以上のようなことから蓄積容量を増大でき。
センスアンプに入力される入力信号量を増大させて感度
のよい増幅作用を行なわせることが可能となるのでプロ
セスのバラツキによる特性のバラツキを減少させること
ができる。また。
のよい増幅作用を行なわせることが可能となるのでプロ
セスのバラツキによる特性のバラツキを減少させること
ができる。また。
３００ｍ目の幅狭なゲラステックパッケージにも対応で
き、リードピンとＩンディングノ４．ドとの配線長を短
くすることが可能であシ、アセンブリ後の配線の断線あ
るいは接続不良の問題を減少させることができる。した
がって、信頼性の高い高集積メモＩＪＩｃを実現できる
。
き、リードピンとＩンディングノ４．ドとの配線長を短
くすることが可能であシ、アセンブリ後の配線の断線あ
るいは接続不良の問題を減少させることができる。した
がって、信頼性の高い高集積メモＩＪＩｃを実現できる
。
なお、メモリセルアレイトぎンディングノぐラドとの配
置は第１図に示すものに限らず第２図に示すようなもの
でもよい、第２図において。
置は第１図に示すものに限らず第２図に示すようなもの
でもよい、第２図において。
矩形のチップ１１の中央部にはデコーダ１２が形成され
、メモリセルアレイ１３．．１３４ 。
、メモリセルアレイ１３．．１３４ 。
１３、．１３．はテラｆ１１の長辺に平行な中心線を又
互にずらした状態で配列されている。
互にずらした状態で配列されている。
デンディング／々ツド１４．・・・はチップ１１の短辺
に沿う周縁部及び長辺に沿９周縁部のうち長辺とメモリ
セルアレイとの距離が大きい方の周縁部に設けられてい
る。
に沿う周縁部及び長辺に沿９周縁部のうち長辺とメモリ
セルアレイとの距離が大きい方の周縁部に設けられてい
る。
このような配置の半導体装置でも上記実施例と同様な効
果を得ることができる。
果を得ることができる。
１だ１以上の説明ではアレイ群がメモリセルアレイであ
る場合について述べたが、ｒ−ドアレイ、ロジック回路
などの回路ブロックについても本発明を同様に適用する
ことができる。
る場合について述べたが、ｒ−ドアレイ、ロジック回路
などの回路ブロックについても本発明を同様に適用する
ことができる。
以上詳述した如く本発明の半導体装置によれば、ゴンデ
ィングノクツドに要する面積を減少してチップを有効に
利用し、信頼性を向上できる等顕著な効果を奏するもの
である。
ィングノクツドに要する面積を減少してチップを有効に
利用し、信頼性を向上できる等顕著な効果を奏するもの
である。
第１図は本発明の実施例におけるメモリＩＣの配置を示
す平面図、第２図は本発明の他の実施例におけるメモＩ
ＪＩｃの配置を示す平面図、第３図及び第４図は従来の
メモＩＪＩｃの配置を示す平面図である。 １１・・・チップ、１２・・・デコーダｈ７３１ｓＪ
Ｊ、 、 ｌ Ｊ、 、 Ｉ Ｊ、・・・メモリセ
ルアレイ、１４・・・ポンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第２図 第４図
す平面図、第２図は本発明の他の実施例におけるメモＩ
ＪＩｃの配置を示す平面図、第３図及び第４図は従来の
メモＩＪＩｃの配置を示す平面図である。 １１・・・チップ、１２・・・デコーダｈ７３１ｓＪ
Ｊ、 、 ｌ Ｊ、 、 Ｉ Ｊ、・・・メモリセ
ルアレイ、１４・・・ポンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第２図 第４図
Claims (2)
- （１）矩形のチップ内に分割された複数のアレイ群を有
し、該アレイ群を外部回路と接続するためのボンディン
グパッドをアレイ外周のチップ周縁部に設けた半導体装
置において、チップ長辺に沿って隣接するアレイのチッ
プ長辺に平行な中心線を互いにずらした状態で複数列の
アレイを配列し、チップの短辺に沿う周縁部及びチップ
の長辺に沿う周縁部のうちアレイとチップ長辺との間の
距離が大きい方の周縁部にボンディングパッドを設けた
ことを特徴とする半導体装置。 - （２）アレイの単位構成要素が記憶素子であることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219207A JPS6197854A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219207A JPS6197854A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197854A true JPS6197854A (ja) | 1986-05-16 |
| JPH0358544B2 JPH0358544B2 (ja) | 1991-09-05 |
Family
ID=16731882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219207A Granted JPS6197854A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5365113A (en) * | 1987-06-30 | 1994-11-15 | Hitachi, Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140053A (ja) * | 1984-07-31 | 1986-02-26 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-10-18 JP JP59219207A patent/JPS6197854A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140053A (ja) * | 1984-07-31 | 1986-02-26 | Toshiba Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5365113A (en) * | 1987-06-30 | 1994-11-15 | Hitachi, Ltd. | Semiconductor device |
| US5514905A (en) * | 1987-06-30 | 1996-05-07 | Hitachi, Ltd. | Semiconductor device |
| US5742101A (en) * | 1987-06-30 | 1998-04-21 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358544B2 (ja) | 1991-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |