JPS6197864A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS6197864A JPS6197864A JP59217349A JP21734984A JPS6197864A JP S6197864 A JPS6197864 A JP S6197864A JP 59217349 A JP59217349 A JP 59217349A JP 21734984 A JP21734984 A JP 21734984A JP S6197864 A JPS6197864 A JP S6197864A
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- Japan
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- thin film
- film transistor
- liquid crystal
- electrode
- gate electrode
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、液晶表示パネルのスイッチング素ｆ等として
用いられる薄膜トランジスタに関するものである。
用いられる薄膜トランジスタに関するものである。
［従来の技４］
最近、０Ａｖｉ器端末や平面テレビ等薄形ディスプレイ
開発の要求が強くなっており、そのひとつとして、行列
状に電極を配置した液晶表示装置において、電極の交差
部分に能動素子を配置し、液晶の駆動を行なう、アクテ
ィブマトリックス方式が、盛んに研究されている。第２
図はアクティブマトリックスの代表的な等価回路図であ
る。 （ＩＩ）は液晶層であり、（１２）は液晶層に印
加される電圧を保持するためのコンデンサーである。但
し、コンデンサー（１２）は省略されることもある。（
１３）は液晶層を駆動する電圧を制御するだめのスイッ
チングトランジスタである。 ｘｌ Ｉ Ｘ２ 、 Ｘ
３ 、・・・はスイッチングトランジスタ（１３）のゲ
ートを制御する選択信号線、ＹＩＹ２． Ｙ３ ・・
・は液晶を駆動するのに必要な電圧を印加するためのデ
ータ線であり、線順次で駆動される。
開発の要求が強くなっており、そのひとつとして、行列
状に電極を配置した液晶表示装置において、電極の交差
部分に能動素子を配置し、液晶の駆動を行なう、アクテ
ィブマトリックス方式が、盛んに研究されている。第２
図はアクティブマトリックスの代表的な等価回路図であ
る。 （ＩＩ）は液晶層であり、（１２）は液晶層に印
加される電圧を保持するためのコンデンサーである。但
し、コンデンサー（１２）は省略されることもある。（
１３）は液晶層を駆動する電圧を制御するだめのスイッ
チングトランジスタである。 ｘｌ Ｉ Ｘ２ 、 Ｘ
３ 、・・・はスイッチングトランジスタ（１３）のゲ
ートを制御する選択信号線、ＹＩＹ２． Ｙ３ ・・
・は液晶を駆動するのに必要な電圧を印加するためのデ
ータ線であり、線順次で駆動される。
一方、スイッチングトランジスタとして用Ｕ）る薄膜ト
ランジスタの構造は、半導体層、ゲート電極、ソース電
１、ドレイン電極の位置関係に従って、コプレーナ型構
造、スタガー型構造などに分類される。第３図はコプレ
ーナ型。
ランジスタの構造は、半導体層、ゲート電極、ソース電
１、ドレイン電極の位置関係に従って、コプレーナ型構
造、スタガー型構造などに分類される。第３図はコプレ
ーナ型。
第４図はスタガー型の薄膜トランジスタの断面閲、第５
図はその乎面図をそれぞれ示している０図中で同一の番
号で示した部分は、同一の薄膜トランジスタ構成要素を
示している。（１）は石英、ガラスなどの絶縁性基板で
あり、この丘に薄膜トランジスタが形成される。（２）
は半導体層であり、ポリシリコン、アモルファスシリコ
ン、 ＣｄＳｅ等が用いられる。 （３）、（４）はそ
れぞれドレイン電極、ソース電極であり、通常Ａｎ等で
配線される。（５）はゲート絶縁膜であり、 ５ｉ０２
．５ｉ３Ｎａ等で形成される。（８）はゲート電極であ
り、 Ａ見、 Ｃｒ等で配線される。（７）は透明導電
膜から成る表示画素電極である。
図はその乎面図をそれぞれ示している０図中で同一の番
号で示した部分は、同一の薄膜トランジスタ構成要素を
示している。（１）は石英、ガラスなどの絶縁性基板で
あり、この丘に薄膜トランジスタが形成される。（２）
は半導体層であり、ポリシリコン、アモルファスシリコ
ン、 ＣｄＳｅ等が用いられる。 （３）、（４）はそ
れぞれドレイン電極、ソース電極であり、通常Ａｎ等で
配線される。（５）はゲート絶縁膜であり、 ５ｉ０２
．５ｉ３Ｎａ等で形成される。（８）はゲート電極であ
り、 Ａ見、 Ｃｒ等で配線される。（７）は透明導電
膜から成る表示画素電極である。
以上のような構造を有する薄膜トランジスタを、各画素
に対応して配置することにより、従来のドツトマトリッ
クス方式等によるパネルと比へて、より優れた画質の高
密度表示を得ることができる。
に対応して配置することにより、従来のドツトマトリッ
クス方式等によるパネルと比へて、より優れた画質の高
密度表示を得ることができる。
［発明の解決しようとする問題点］
このように、アクティブマトリックス方式を採用するこ
とにより、より良質の高密度液晶表示が可能になるが、
一方、製造プロセスの立場から見た場合、アクティブマ
トリックス方式のパネルは、従来のドツトマトリックス
方式等のパネルと比べて、著しい工程数増加となる。す
なわち、アクティブマトリックス方式に用いられる薄膜
トランジスタは、複数回の金属、半導体、絶縁体のデポ
ジット、及びフォトリソグラフィーの技術による。それ
らの薄膜の微細加工によって製造される。このため、そ
の製造工程は従来の方式に比べて、長くて複雑なものに
なり、製造コストの上昇、製造歩留の低下等を招く原因
となっていた。
とにより、より良質の高密度液晶表示が可能になるが、
一方、製造プロセスの立場から見た場合、アクティブマ
トリックス方式のパネルは、従来のドツトマトリックス
方式等のパネルと比べて、著しい工程数増加となる。す
なわち、アクティブマトリックス方式に用いられる薄膜
トランジスタは、複数回の金属、半導体、絶縁体のデポ
ジット、及びフォトリソグラフィーの技術による。それ
らの薄膜の微細加工によって製造される。このため、そ
の製造工程は従来の方式に比べて、長くて複雑なものに
なり、製造コストの上昇、製造歩留の低下等を招く原因
となっていた。
このような欠点を克服し、アクティブマトリックス方式
による液晶表示パネルを実現する′ま ために、薄膜トランジスタ作製プロセスを、少しでも簡
略化することが求められていた。
による液晶表示パネルを実現する′ま ために、薄膜トランジスタ作製プロセスを、少しでも簡
略化することが求められていた。
［問題点を解決するための手段］
本発明は重連の問題点を解決すべくなされたものであり
、ガラス等の絶縁性基板の上に形成されたＳ膜トランジ
スタにおいて、ゲート電極と表示画素電極が、同時にデ
ポジットされた透明導電膜を用いて、単一のパターニン
グプロセスで、同時に形成されていることを特徴とする
薄膜トランジスタである。
、ガラス等の絶縁性基板の上に形成されたＳ膜トランジ
スタにおいて、ゲート電極と表示画素電極が、同時にデ
ポジットされた透明導電膜を用いて、単一のパターニン
グプロセスで、同時に形成されていることを特徴とする
薄膜トランジスタである。
本発明の目的は、薄膜トランジスタの製造工程を短縮、
簡略化することにより、その生産性を向上させることに
ある。
簡略化することにより、その生産性を向上させることに
ある。
本発明は、コプレーナ型、スタガー型等、半導体層から
見た場合に、絶縁性基板と反対の側に、ゲート電極が形
成される構造の薄膜トランジスタに適したものである。
見た場合に、絶縁性基板と反対の側に、ゲート電極が形
成される構造の薄膜トランジスタに適したものである。
以下に、第１図を参照しながら説明する。第１図は本発
明をコプレーナ型構造の薄膜トランジスタに適用した場
合の断面図を示している。
明をコプレーナ型構造の薄膜トランジスタに適用した場
合の断面図を示している。
基本的にはトランジスタ構造は従来のものと同一である
が、本発明の特徴は、ゲート電極を、表示画素電極と同
時に、透明導電膜で形成するところにある。
が、本発明の特徴は、ゲート電極を、表示画素電極と同
時に、透明導電膜で形成するところにある。
製造工程を、順をおって説明する。まずガラス等の絶縁
性基板（１）のＦに半導体をデポジットし、所定の形状
にパターニングして半導体層（２）とする０次にソース
電極、ドレイン電極用の金属をデポジットし、所定の形
状にパターニングしてソース電極（４） 、 トレイ
ン電極（３）を形成する０次にゲート絶縁膜（５）をデ
ポジットし、トレイン電極上にコンタクトホールをあけ
る。続いて本発明の方法により、透明導電膜をデポジｙ
）し、表示画素電極とゲート電極を同時にパターニング
する。
性基板（１）のＦに半導体をデポジットし、所定の形状
にパターニングして半導体層（２）とする０次にソース
電極、ドレイン電極用の金属をデポジットし、所定の形
状にパターニングしてソース電極（４） 、 トレイ
ン電極（３）を形成する０次にゲート絶縁膜（５）をデ
ポジットし、トレイン電極上にコンタクトホールをあけ
る。続いて本発明の方法により、透明導電膜をデポジｙ
）し、表示画素電極とゲート電極を同時にパターニング
する。
以後の工程は、通常の方法に従う、すなわち、必要に応
してパッシベーション膜を設けた後、配向処理、セル化
、液晶注入等の工程を経て、液晶表示パネルを完成させ
る。
してパッシベーション膜を設けた後、配向処理、セル化
、液晶注入等の工程を経て、液晶表示パネルを完成させ
る。
より具体的には、例えば第１図の構造の上にポリイミド
膜を形成し、ラヒングした薄膜トランジスタ基板と、全
面に透明導電膜、続いてポリイミド１１！２を−１し成
しラビングした基板とを周辺ンール材を用いてンールし
たセル化し、内部に液晶を注入する等すればよい。
膜を形成し、ラヒングした薄膜トランジスタ基板と、全
面に透明導電膜、続いてポリイミド１１！２を−１し成
しラビングした基板とを周辺ンール材を用いてンールし
たセル化し、内部に液晶を注入する等すればよい。
これに必要に応じて偏光板１反射板、導光板１光源、カ
ラーフィルター等を設けてもよいし、各画素部分にカラ
ーフィルターをストライブ状若しくはドツト状にアンタ
ーコート又はオーバーコートとしてもよく、液晶に２色
性染料等を添加してもよい。
ラーフィルター等を設けてもよいし、各画素部分にカラ
ーフィルターをストライブ状若しくはドツト状にアンタ
ーコート又はオーバーコートとしてもよく、液晶に２色
性染料等を添加してもよい。
この外、液晶以外のエレクトロクロミック物質を設けて
もよく、この場合には各画素の透明導電膜上に讐０３の
ようなエレクトロクロミック物質層を形成し、反対側の
基板に設けられた対向′電極との間に電解質、さらに必
要に応じてＡ １．＋ ０３等の背景板を配置する。も
ちろん、ビオロゲンのような電解質に溶解して用いるエ
レクトロクロミック物質を使用することもできる。
もよく、この場合には各画素の透明導電膜上に讐０３の
ようなエレクトロクロミック物質層を形成し、反対側の
基板に設けられた対向′電極との間に電解質、さらに必
要に応じてＡ １．＋ ０３等の背景板を配置する。も
ちろん、ビオロゲンのような電解質に溶解して用いるエ
レクトロクロミック物質を使用することもできる。
なお、本発明ではゲート電極が透明となるため、半導体
層がアモルファスンリコン等の場合には外部からの光が
半導体層に進入して誤動作することがあり、この農治に
は、この半導体層の上部に金属又は着色樹脂等による不
透明材料による遮光■りを形成して光の進入を防止すれ
ばよい。
層がアモルファスンリコン等の場合には外部からの光が
半導体層に進入して誤動作することがあり、この農治に
は、この半導体層の上部に金属又は着色樹脂等による不
透明材料による遮光■りを形成して光の進入を防止すれ
ばよい。
［作用］
本発明の方法は、薄膜トランジスタの製造工程を短縮す
るという効果を有する。すなわち、従来の方法によれば
、ゲート電極、形成工程、表示画素電極形成工程は全く
別工程であり、これら２つの工程の中に、デポシット工
程２＠、フォトリソグラフィ一工程２回が含まれていた
。これに対し、本発明の方法では、デポジット工程１回
、フォトリソグラフィーエ５１回のみで、ゲート電極、
表示画素電極が形成される。
るという効果を有する。すなわち、従来の方法によれば
、ゲート電極、形成工程、表示画素電極形成工程は全く
別工程であり、これら２つの工程の中に、デポシット工
程２＠、フォトリソグラフィ一工程２回が含まれていた
。これに対し、本発明の方法では、デポジット工程１回
、フォトリソグラフィーエ５１回のみで、ゲート電極、
表示画素電極が形成される。
［実施例］
次に本発明の方法による、薄膜トランジスタ製造の実施
例を示す。
例を示す。
へ
第１図に示すように、ガラス基板（＋）の土に、コプレ
ーナ型構造の薄膜トランジスタを作製した。まず、厚さ
２０００人のアをル→アスシリコ／をパター二ノグレ、
その上に厚さ３０００人のドレイン電極（３）、ソース
電極（４）を、へ愛で配線した０次に厚さ２０００人の
Ｓ ｉＯＮ膜（５）をデポジットし、ドレイン電極とに
コンタクトホールをあけた。
ーナ型構造の薄膜トランジスタを作製した。まず、厚さ
２０００人のアをル→アスシリコ／をパター二ノグレ、
その上に厚さ３０００人のドレイン電極（３）、ソース
電極（４）を、へ愛で配線した０次に厚さ２０００人の
Ｓ ｉＯＮ膜（５）をデポジットし、ドレイン電極とに
コンタクトホールをあけた。
続いてＩ Ｔｏ （Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ
）透明導電＋Ａλをデポジットし、この膜を用いてゲー
ト電極（６）１表示画素電極（７）を、同時にパターニ
ングした。
）透明導電＋Ａλをデポジットし、この膜を用いてゲー
ト電極（６）１表示画素電極（７）を、同時にパターニ
ングした。
このような方法で１作成したＲ膜トランジスタを用いて
、液晶表示パネルを組み立てて、点灯検査を行ったとこ
ろ、工程短縮の効果により、製造工程中に生じる欠陥が
減少し、表示欠陥の無いパネルを、高歩留で製造するこ
とができた。また、工程短縮により、製造コストも減少
させることができた。
、液晶表示パネルを組み立てて、点灯検査を行ったとこ
ろ、工程短縮の効果により、製造工程中に生じる欠陥が
減少し、表示欠陥の無いパネルを、高歩留で製造するこ
とができた。また、工程短縮により、製造コストも減少
させることができた。
［発明の効果］
以トのように、本発明は薄膜トランジスタを従来の方法
と比へて少ない製造工程で形成する方？ｄ提供するもの
であり、アクティブブトソンクスパネルの生産性を向上
させ、製造コストを低減させる効果を生しさせる優れた
ものである。
と比へて少ない製造工程で形成する方？ｄ提供するもの
であり、アクティブブトソンクスパネルの生産性を向上
させ、製造コストを低減させる効果を生しさせる優れた
ものである。
アクティブマトリンクス液晶表示パネルは。
従来からパーソナルコンピュータや小型液晶テレビ等に
使用されているドットヤトリックス液晶表示パネルに比
へて、生産性が低く製造コストが高いことが欠点とされ
てきた０本発明は。
使用されているドットヤトリックス液晶表示パネルに比
へて、生産性が低く製造コストが高いことが欠点とされ
てきた０本発明は。
アクティブヤトリックス液晶表示パネルの生産性を向上
すると共に、５８！造コストを低減せしめ、その実用化
に大きく貢献するものである。
すると共に、５８！造コストを低減せしめ、その実用化
に大きく貢献するものである。
なお、本発明は以上に記述したように、液晶表示パネル
に適しているか、他の表示素子等に応用されてもよく、
今後種々の応用が可能なものである。
に適しているか、他の表示素子等に応用されてもよく、
今後種々の応用が可能なものである。
４、図の簡単な説明
第１図は、本発明をコプレーナ型構造の薄膜トランジス
タに適用した場合の断面図である。
タに適用した場合の断面図である。
第２図は、アクティブマトリックスの代表的な等価回路
に一已ある。
に一已ある。
第３図は、従来のコプレーナ型ｇ膜トランジスタの断面
図である。
図である。
第４図は、従来のスタガー型薄膜トランジスタの断面図
である。
である。
第５図は、第４図の平面図である。
ｌ：絶縁性基板
２：半導体層
３ニドレイン電極
４：ソース電極
５：ゲート絶縁■り
６：ゲートｚｃ極
７：表示画素電極
築 １ 図
す２図
Ｙｌ Ｙｚ Ｙ３第 ３ 図
華４ 昆
第 ５ 図
Claims (2)
- （１）ガラス等の絶縁性基板の上に形成された薄膜トラ
ンジスタにおいて、ゲート電極と表示画素電極が、同時
にデポジットされた透明導電膜を用いて、単一のパター
ニングプロセスで、同時に形成されていることを特徴と
する薄膜トランジスタ。 - （２）薄膜トランジスタが、ゲート電極を上部に有する
ことを特徴とする、特許請求の範囲第１項記載の薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217349A JPS6197864A (ja) | 1984-10-18 | 1984-10-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217349A JPS6197864A (ja) | 1984-10-18 | 1984-10-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197864A true JPS6197864A (ja) | 1986-05-16 |
Family
ID=16702777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217349A Pending JPS6197864A (ja) | 1984-10-18 | 1984-10-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197864A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213821A (ja) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
| US5483082A (en) * | 1992-12-28 | 1996-01-09 | Fujitsu Limited | Thin film transistor matrix device |
| WO2000054339A1 (en) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, panel, and methods for producing them |
| GB2396744A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Industrial Co Ltd | Ldd tft |
-
1984
- 1984-10-18 JP JP59217349A patent/JPS6197864A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213821A (ja) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
| US5483082A (en) * | 1992-12-28 | 1996-01-09 | Fujitsu Limited | Thin film transistor matrix device |
| US5580796A (en) * | 1992-12-28 | 1996-12-03 | Fujitsu Limited | Method for fabricating thin film transistor matrix device |
| WO2000054339A1 (en) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, panel, and methods for producing them |
| GB2354882A (en) * | 1999-03-10 | 2001-04-04 | Matsushita Electric Industrial Co Ltd | Thin-film transistor,panel and methods for producing them |
| GB2354882B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Industrial Co Ltd | Thin film transistor panel and their manufacturing method |
| GB2396744A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Industrial Co Ltd | Ldd tft |
| GB2396744B (en) * | 1999-03-10 | 2004-08-18 | Matsushita Electric Industrial Co Ltd | A semiconductor element |
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