JPS6198002A - Oscillation device - Google Patents
Oscillation deviceInfo
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- JPS6198002A JPS6198002A JP21901184A JP21901184A JPS6198002A JP S6198002 A JPS6198002 A JP S6198002A JP 21901184 A JP21901184 A JP 21901184A JP 21901184 A JP21901184 A JP 21901184A JP S6198002 A JPS6198002 A JP S6198002A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 58
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000010365 information processing Effects 0.000 description 9
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
Description
【発明の詳細な説明】
〔庄菜上の利用分野〕
本発明は発振装置に関し、特にクロック信号を発生する
発振器に関するものである。一般：；情報処理装置等は
、その制御がクロック信号で行なわれており、そのクロ
ック信号の発生（二は発振器が用いられている。DETAILED DESCRIPTION OF THE INVENTION [Field of Application] The present invention relates to an oscillator, and more particularly to an oscillator that generates a clock signal. General: Information processing devices and the like are controlled by clock signals, and an oscillator is used to generate the clock signals.
本発明は待（二、水晶発振子のような穢械的倣勅を電気
信号（二変換する発振器に関し、さらＩ：ｊ＃報処理装
置からの、または外部からの発振停止信号（二より、情
報処理装置へのクロック信号の供給を停止して、装置の
動作停止時の誤動作防止を目的とした発振装置１：関す
る。The present invention relates to an oscillator that converts a mechanical imitation such as a crystal oscillator into an electrical signal (2), and further relates to an oscillator that converts an oscillation stop signal (2) from an information processing device or from an external source (2). Oscillation device 1 for stopping the supply of a clock signal to an information processing device to prevent malfunction when the device stops operating.
従来から実施されている相補型ＭＯ８（以下、０ＭＯ８
と略記する）のトランジスタで構成された発振停止手段
をもつ発振装置（ＯＳＣ）の−例を、第１図に示す。Complementary MO8 (hereinafter referred to as 0MO8) which has been implemented conventionally
An example of an oscillation device (OSC) having an oscillation stopping means constituted by a transistor (abbreviated as ) is shown in FIG.
第１図１＝おいて発振回路（１）は、０ＭＯ８のインバ
ータ（４、５）、ＮｆヤンネルＭＯ８（以下、ＮＭＯ８
と略記する）のトランジスタ（６，７）、Ｐチャンネル
ＭＯ８（以下、ＰＭＯ８と略記する）のトランジスタ（
８）、水晶振動子などの発振子（６）用の接続端子（Ｘ
Ｉ 、 Ｘｓ ）から成り、発振停止の信号（９）が、
インバータ（４）に入力されると共に、ＮＭＯ３のトラ
ンジスタ（７）、ＰＭＯ８のトランジスタ（８）のゲー
ト（二番々入力され、インバータ（４）の出力は、ＮＭ
Ｏ８のトランジスタ（６）のゲ−トに入力される。The oscillation circuit (1) in FIG.
transistors (6, 7) of P-channel MO8 (hereinafter abbreviated as PMO8)
8), connection terminal (X
I, Xs), and the oscillation stop signal (9) is
The output of the inverter (4) is input to the gates of the transistor (7) of NMO3 and the transistor (8) of PMO8.
It is input to the gate of transistor (6) of O8.
ここでＮＭＯ８のトランジスタ（６）とＰＭＯＳのトラ
ンジスタ（８）は並列償続されており、インバータ（５
）のフィードバック抵抗を兼ねている。Here, the NMO8 transistor (6) and the PMOS transistor (8) are connected in parallel, and the inverter (5)
) also serves as a feedback resistance.
またインバータ（５）からの発振出力（１１）は、分周
器（２）（二上って所望の周波数に分周され、出力（１
０）はクロック信号として図軍略の情報処理装置（二供
給される。In addition, the oscillation output (11) from the inverter (5) is divided into a desired frequency by the frequency divider (2) (2), and the output (1
0) is supplied as a clock signal to an information processing device (not shown).
第１図の発振回路（１）で、発振停止の信号（９）の論
理レベルが、パロウＴレベルの場合は、ＮＭＯ８のトラ
ンジスタ（７）がオフし、ＮＭＯＳのトランジスタ（６
）、ＰＭＯ８のトランジスタ（８）が共にオンしている
ため、発振回路（１）が所定の周波数で発振し、インバ
ータ（５）の発振出力（１１）は分周器（２）で分周さ
れ、出力（１０）へ出力される。In the oscillation circuit (1) shown in FIG. 1, when the logic level of the oscillation stop signal (9) is at the parou T level, the NMO8 transistor (7) is turned off, and the NMOS transistor (6
), the transistors (8) of PMO8 are both on, so the oscillation circuit (1) oscillates at a predetermined frequency, and the oscillation output (11) of the inverter (5) is divided by the frequency divider (2). , is output to output (10).
次に発振停止信号（９）の論理レベルが“ハイ”レベル
（二なると、ＮＭＯ８のトランジスタ（７）がオンして
、インバータ（５）の入力の論理レベルが“ロク”レベ
ルに固定されると共（二、ＮＭＯ８のトランジスタ（６
）とＰＭＯ８のトランジスタ（８）はオフになるため、
インバータ（５）のフィードバック・ループは切断され
る。従ってインバータ（５）より“ハイ”レベルが出力
され、分周器（２）の出力（１０）は、“ハイ”または
“ロク”のいずれかノ論理レベルで停止する。Next, when the logic level of the oscillation stop signal (9) reaches the "high" level (2), the transistor (7) of NMO8 turns on and the logic level of the input of the inverter (5) is fixed at the "low" level. Both (2, NMO8 transistor (6)
) and PMO8 transistor (8) are turned off, so
The feedback loop of the inverter (5) is broken. Therefore, the inverter (5) outputs a "high" level, and the output (10) of the frequency divider (2) stops at either the "high" or "low" logic level.
通常、出力（１０）が常（二いずれか一方の論理レベル
で停止するよう（二、発振停止信号（９）のタイミング
を制御する。Normally, the timing of the oscillation stop signal (9) is controlled so that the output (10) always stops at one of the logic levels.
ところで第１図の従来例での発振停止は、発振停止の信
号（９）を“ハイ”レベルとすることにより、ＮＭＯ８
のトランジスタ（７）をオンさせて、インバータ（５）
の入力を“ロク”レベルに抑え込む方法であるため、Ｎ
ＭＯ８のトランジスタ（７）のオン時のインピーダンス
が問題となる。By the way, in the conventional example shown in FIG. 1, oscillation is stopped by setting the oscillation stop signal (9) to a "high" level.
The transistor (7) is turned on, and the inverter (5) is turned on.
Since this is a method of suppressing the input of
The impedance of the MO8 transistor (7) when it is on becomes a problem.
ＮＭＯ８のトランジスタ（７）のインピーダンスカ大キ
い場合、インバータ（５）の入力レベルを“口 。If the impedance of the transistor (7) of NMO8 is large, the input level of the inverter (5) should be set to "0".
ワ”レベル論理のスレッシュホールド以下にできず、発
振が停止しないこと（二なる。The oscillation cannot be stopped because the level cannot be lowered below the threshold of the "wa" level logic (2).
また、例えば発振周波数が数Ｍ Ｈｚ以上というよう（
二晶い場合は、発振停止信号の発生後、インバータ（５
）の入力が“ロク”レベル論理のスレッシュホールド以
下になるまでの時間遅れ（二より、その間、発振が行わ
れ、情報処理装置本来の動作停止すべきタイミングで停
止できず、その後の動作不良を招くという欠点があった
。Also, for example, when the oscillation frequency is several MHz or more (
In the case of double crystal, after the oscillation stop signal is generated, the inverter (5
) until the input becomes below the threshold of the "Lock" level logic (Secondly, during this period, oscillation occurs, and the information processing device cannot stop its operation at the timing when it should, causing subsequent malfunctions.) It had the disadvantage of inviting people.
本発明は上述の欠点（二鐵みてなされたもので、発振停
止の信号（二より発振を停止させると同時に、分周器を
リセットすること（二より、情報処理装置セ供給するク
ロックを完全セ停止し、発振器の停止動作の遅れ（二よ
る情報処理装置等の誤動作を、完全１＝防止する発振装
置の提供にある。The present invention was made in view of the above-mentioned drawbacks (2), and it is necessary to stop the oscillation by the oscillation stop signal (2) and at the same time reset the frequency divider (2) to completely reset the clock supplied to the information processing device. An object of the present invention is to provide an oscillation device that completely prevents malfunctions of information processing devices, etc. due to delays in the stopping operation of the oscillator.
本発明によると、発振停止の信号により、発振回路を停
止状態にし、さら（二分周器をリセットするこ゛とによ
り、発振回路の発振が完全に停止しきれない場合におい
ても、分周器を同時（ユリセットするため、情報処理装
置等に供給するクロック信号を完全（二停止させること
ができる。According to the present invention, the oscillation circuit is brought to a halt state by the oscillation stop signal, and the frequency divider (divider by two) is reset. In order to reset the clock signal, the clock signal supplied to the information processing device etc. can be completely stopped.
次（二本発明Ｃ二よる一実施例１：ついて説明する。 Next (Example 1 according to the present invention C2) will be explained.
８２図は本発明の実施例の発振装置７（Ｏ８ＣＲ）であ
る。第２図で発振回路（１）は、第１図の従来例と同一
のものであり、この実施例では、発振停止の信号（９）
が、さらに分周器（２ａ）のリセット山号として入力さ
れているところ（二特徴がある。FIG. 82 shows the oscillation device 7 (O8CR) according to the embodiment of the present invention. The oscillation circuit (1) in FIG. 2 is the same as the conventional example in FIG. 1, and in this embodiment, the oscillation stop signal (9)
is further input as the reset peak number of the frequency divider (2a) (there are two characteristics.
第２因で発振停止の信号（９）の論理レベルが“ロク”
の時の動作は１．第１図で説明した従来例と同様である
。The logic level of the oscillation stop signal (9) is “locked” due to the second cause.
The operation when is 1. This is similar to the conventional example explained in FIG.
仄菟；発振停止信号（９）の論理レベルが“ハイ′″と
なると、発振回路（１）は第１図の従来例と同様（二、
発振停止となると共に、分周器（２ａ）は発振停止信号
（９）：二よりリセットされ、“ロク”レベルを出力す
る。Note: When the logic level of the oscillation stop signal (9) becomes "high'", the oscillation circuit (1) operates as in the conventional example shown in FIG.
At the same time as the oscillation is stopped, the frequency divider (2a) is reset by the oscillation stop signal (9):2 and outputs the "rock" level.
この場合、′ｓ１図の従来例で述べたような発振回路（
１）の発振が完全に停止しないか、発振停止の時間遅れ
が生じても、分周器（２ａ）のリセット（二より、出力
（１０）から因示略の情報処理装置へのクロック信号の
供給を所望のタイミングで完全に停止できる。In this case, the oscillation circuit (
Even if the oscillation of 1) does not completely stop or there is a time delay in stopping oscillation, the frequency divider (2a) is reset (from 2) the clock signal is not output from the output (10) to the unspecified information processing device. Supply can be completely stopped at desired timing.
以上、説明したよう５二、本発明シーよると、分周器を
備えた発振装置において、簡単なハードウェアの追加（
二より、完至（−クロック信号の供給停止を実現するこ
とができ、クロック停止モードをもつマイクロコンピュ
ータ等においては、その効果に大きいものがある。As explained above, according to the present invention, in an oscillation device equipped with a frequency divider, simple hardware addition (
From the second point, it is possible to stop the supply of the clock signal, and the effect is great in microcomputers and the like that have a clock stop mode.
第１図は、発振停止機能をもつ発振装置の一従来例を示
す回路図、第２図は本発明（二よる一実施例を示す回路
図である。FIG. 1 is a circuit diagram showing a conventional example of an oscillation device having an oscillation stop function, and FIG. 2 is a circuit diagram showing an embodiment according to the present invention.
Claims (1)
つ発振回路と、該発振回路の発振出力を分周し、上記発
振停止の信号レベルによりリセツトされる分周器とから
なり、上記発振停止信号が所定の信号レベルとなつたと
き、前記発振回路の発振を停止すると同時に上記分周器
をリセツトして、所定の信号レベルを出力するようにし
たことを特徴とする発振装置。It consists of an oscillation circuit having an oscillation stop means that is controlled by the oscillation stop signal level, and a frequency divider that divides the oscillation output of the oscillation circuit and is reset by the oscillation stop signal level. An oscillation device characterized in that when a signal reaches a predetermined signal level, the oscillation of the oscillation circuit is stopped and at the same time the frequency divider is reset to output a predetermined signal level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21901184A JPS6198002A (en) | 1984-10-18 | 1984-10-18 | Oscillation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21901184A JPS6198002A (en) | 1984-10-18 | 1984-10-18 | Oscillation device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198002A true JPS6198002A (en) | 1986-05-16 |
Family
ID=16728859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21901184A Pending JPS6198002A (en) | 1984-10-18 | 1984-10-18 | Oscillation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198002A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101434A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Oscillator |
| JPS5994122A (en) * | 1982-11-19 | 1984-05-30 | Hitachi Ltd | Timing generating circuit |
-
1984
- 1984-10-18 JP JP21901184A patent/JPS6198002A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101434A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Oscillator |
| JPS5994122A (en) * | 1982-11-19 | 1984-05-30 | Hitachi Ltd | Timing generating circuit |
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