JPS6198002A - 発振装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔庄菜上の利用分野〕 本発明は発振装置に関し、特にクロック信号を発生する
発振器に関するものである。一般：；情報処理装置等は
、その制御がクロック信号で行なわれており、そのクロ
ック信号の発生（二は発振器が用いられている。

本発明は待（二、水晶発振子のような穢械的倣勅を電気
信号（二変換する発振器に関し、さらＩ：ｊ＃報処理装
置からの、または外部からの発振停止信号（二より、情
報処理装置へのクロック信号の供給を停止して、装置の
動作停止時の誤動作防止を目的とした発振装置１：関す
る。

〔従来技術〕

従来から実施されている相補型ＭＯ８（以下、０ＭＯ８
と略記する）のトランジスタで構成された発振停止手段
をもつ発振装置（ＯＳＣ）の−例を、第１図に示す。

第１図１＝おいて発振回路（１）は、０ＭＯ８のインバ
ータ（４、５）、ＮｆヤンネルＭＯ８（以下、ＮＭＯ８
と略記する）のトランジスタ（６，７）、Ｐチャンネル
ＭＯ８（以下、ＰＭＯ８と略記する）のトランジスタ（
８）、水晶振動子などの発振子（６）用の接続端子（Ｘ
Ｉ　、　Ｘｓ　）から成り、発振停止の信号（９）が、
インバータ（４）に入力されると共に、ＮＭＯ３のトラ
ンジスタ（７）、ＰＭＯ８のトランジスタ（８）のゲー
ト（二番々入力され、インバータ（４）の出力は、ＮＭ
Ｏ８のトランジスタ（６）のゲ−トに入力される。

ここでＮＭＯ８のトランジスタ（６）とＰＭＯＳのトラ
ンジスタ（８）は並列償続されており、インバータ（５
）のフィードバック抵抗を兼ねている。

またインバータ（５）からの発振出力（１１）は、分周
器（２）（二上って所望の周波数に分周され、出力（１
０）はクロック信号として図軍略の情報処理装置（二供
給される。

第１図の発振回路（１）で、発振停止の信号（９）の論
理レベルが、パロウＴレベルの場合は、ＮＭＯ８のトラ
ンジスタ（７）がオフし、ＮＭＯＳのトランジスタ（６
）、ＰＭＯ８のトランジスタ（８）が共にオンしている
ため、発振回路（１）が所定の周波数で発振し、インバ
ータ（５）の発振出力（１１）は分周器（２）で分周さ
れ、出力（１０）へ出力される。

次に発振停止信号（９）の論理レベルが“ハイ”レベル
（二なると、ＮＭＯ８のトランジスタ（７）がオンして
、インバータ（５）の入力の論理レベルが“ロク”レベ
ルに固定されると共（二、ＮＭＯ８のトランジスタ（６
）とＰＭＯ８のトランジスタ（８）はオフになるため、
インバータ（５）のフィードバック・ループは切断され
る。従ってインバータ（５）より“ハイ”レベルが出力
され、分周器（２）の出力（１０）は、“ハイ”または
“ロク”のいずれかノ論理レベルで停止する。

通常、出力（１０）が常（二いずれか一方の論理レベル
で停止するよう（二、発振停止信号（９）のタイミング
を制御する。

ところで第１図の従来例での発振停止は、発振停止の信
号（９）を“ハイ”レベルとすることにより、ＮＭＯ８
のトランジスタ（７）をオンさせて、インバータ（５）
の入力を“ロク”レベルに抑え込む方法であるため、Ｎ
ＭＯ８のトランジスタ（７）のオン時のインピーダンス
が問題となる。

ＮＭＯ８のトランジスタ（７）のインピーダンスカ大キ
い場合、インバータ（５）の入力レベルを“口　。

ワ”レベル論理のスレッシュホールド以下にできず、発
振が停止しないこと（二なる。

また、例えば発振周波数が数Ｍ　Ｈｚ以上というよう（
二晶い場合は、発振停止信号の発生後、インバータ（５
）の入力が“ロク”レベル論理のスレッシュホールド以
下になるまでの時間遅れ（二より、その間、発振が行わ
れ、情報処理装置本来の動作停止すべきタイミングで停
止できず、その後の動作不良を招くという欠点があった
。

〔発明が解決しようとする問題点〕

本発明は上述の欠点（二鐵みてなされたもので、発振停
止の信号（二より発振を停止させると同時に、分周器を
リセットすること（二より、情報処理装置セ供給するク
ロックを完全セ停止し、発振器の停止動作の遅れ（二よ
る情報処理装置等の誤動作を、完全１＝防止する発振装
置の提供にある。

〔問題点を解決するための手段〕

本発明によると、発振停止の信号により、発振回路を停
止状態にし、さら（二分周器をリセットするこ゛とによ
り、発振回路の発振が完全に停止しきれない場合におい
ても、分周器を同時（ユリセットするため、情報処理装
置等に供給するクロック信号を完全（二停止させること
ができる。

〔実施例〕

次（二本発明Ｃ二よる一実施例１：ついて説明する。

８２図は本発明の実施例の発振装置７（Ｏ８ＣＲ）であ
る。第２図で発振回路（１）は、第１図の従来例と同一
のものであり、この実施例では、発振停止の信号（９）
が、さらに分周器（２ａ）のリセット山号として入力さ
れているところ（二特徴がある。

第２因で発振停止の信号（９）の論理レベルが“ロク”
の時の動作は１．第１図で説明した従来例と同様である
。

仄菟；発振停止信号（９）の論理レベルが“ハイ′″と
なると、発振回路（１）は第１図の従来例と同様（二、
発振停止となると共に、分周器（２ａ）は発振停止信号
（９）：二よりリセットされ、“ロク”レベルを出力す
る。

この場合、′ｓ１図の従来例で述べたような発振回路（
１）の発振が完全に停止しないか、発振停止の時間遅れ
が生じても、分周器（２ａ）のリセット（二より、出力
（１０）から因示略の情報処理装置へのクロック信号の
供給を所望のタイミングで完全に停止できる。

〔発明の効果〕

以上、説明したよう５二、本発明シーよると、分周器を
備えた発振装置において、簡単なハードウェアの追加（
二より、完至（−クロック信号の供給停止を実現するこ
とができ、クロック停止モードをもつマイクロコンピュ
ータ等においては、その効果に大きいものがある。

【図面の簡単な説明】

第１図は、発振停止機能をもつ発振装置の一従来例を示
す回路図、第２図は本発明（二よる一実施例を示す回路
図である。

Claims (1)

【特許請求の範囲】
1. 発振停止の信号レベルにて制御される発振停止手段をも
   つ発振回路と、該発振回路の発振出力を分周し、上記発
   振停止の信号レベルによりリセツトされる分周器とから
   なり、上記発振停止信号が所定の信号レベルとなつたと
   き、前記発振回路の発振を停止すると同時に上記分周器
   をリセツトして、所定の信号レベルを出力するようにし
   たことを特徴とする発振装置。