JPS6199348A - ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 - Google Patents
ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法Info
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- JPS6199348A JPS6199348A JP59220447A JP22044784A JPS6199348A JP S6199348 A JPS6199348 A JP S6199348A JP 59220447 A JP59220447 A JP 59220447A JP 22044784 A JP22044784 A JP 22044784A JP S6199348 A JPS6199348 A JP S6199348A
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- Japan
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- gate
- power source
- source line
- wiring channel
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１判型ＣＭＬ８ ｒ−ドアレイマスタスライス
集積回路装置におけるフラング方法に関する。
集積回路装置におけるフラング方法に関する。
一般に、複雑な集積論理回路のような大規模集積回路（
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。
このような多品種少量生産の論理ＬＳＩを迅速且つ低コ
ストで製造、する方法としてマスタスライス方式が提案
されている。
ストで製造、する方法としてマスタスライス方式が提案
されている。
マスタスライス方式とは、多数の基本セルを規則的に予
め配置製造しておき、顧客の要求あるいは開発品種に応
じたコニ、トセル用の配線パターン′マスクを製造して
これらの基本セル内の配線藝よび基本セル間の配線のみ
を個別的に後に製造するものである。従って、製造もし
くは開発期間は短縮され、ｔｆｃ１基本セルの配置構造
は各論理ＬＳＩに共通であるので製造もしくは開発コス
トも低減される。なお、基本セルの配置構造は半導体基
板内の不純物拡散領域と必要最小限の基本セル内の配線
を決定するので、バルク構造とも呼ばれる。
め配置製造しておき、顧客の要求あるいは開発品種に応
じたコニ、トセル用の配線パターン′マスクを製造して
これらの基本セル内の配線藝よび基本セル間の配線のみ
を個別的に後に製造するものである。従って、製造もし
くは開発期間は短縮され、ｔｆｃ１基本セルの配置構造
は各論理ＬＳＩに共通であるので製造もしくは開発コス
トも低減される。なお、基本セルの配置構造は半導体基
板内の不純物拡散領域と必要最小限の基本セル内の配線
を決定するので、バルク構造とも呼ばれる。
本発明は上述の基本セルをアレイ状に配置した？−）ア
レイマスタスライス論理ＬＳＩにおけるバルク構造の改
良を行うものである。
レイマスタスライス論理ＬＳＩにおけるバルク構造の改
良を行うものである。
従来の技術
第２図は相補形ｙｒｘ）Ｓ （０ＭＯ８，広くはＣＭＩ
Ｓ）ｒ−ドアレイに用いられる基本セルの一例を示す等
価回路を示し、第３図にその平面図、第４図、第５図に
第３図の■−■線断面図、Ｖ−Ｖ線断面図をそれぞれ示
す。第２図に示すように、この基本セルは、ソース（も
しくはドレイン）を共有した１１ 対のＰ
チャネルトランジスタＱＰＩ ｐ Ｑｐ２と、ソース（
もしくはドレイン）を共有した１対のＮチャネルトラン
ジスターｎ１ ” Ｒ２とからなシ、これらの異なる導
電形のトランジスタ対Ｑｐ１ ｔ Ｑｎｌ、およびＱｐ
２ ｊＱｎ２のゲート同志が共通接続されている。第３
図〜第５図を参照して製造方法について説明すると、上
記基本セルはＮ″″シリコン基板ｌにＮチャネルトラン
ジスターｎ１ ” ｎ２形成領域としてのＰ−ウェル２
を形成し、次いで、アイソレージ璽ンとしてのフィール
ド酸化膜３を形成する。次に、各トランジスタ用のゲー
ト酸化膜４を形成し、さらに、Ｎ−シリコン基板】内に
ＰチャネルトランジスタＱｐ１ ｐ ＱＰ２用のＰ不純
物拡散層５を形成し、他方、Ｐ−ウェル内にＮチャネル
トランジスタ用のＮ＋不純物拡散層６を形成し、最後に
、各トランジスタＱｐ１ ＋ Ｑｎｌのゲートおよび各
トランジスタＱｐ２ ＋ Ｑｎ□のゲートを共通接続し
たポリシリコン層７を形成してバルク構造形成としての
前工程を終了する。つま勺、この後の工程は顧客の要求
あるいは開発品種に応じたユニ、トセル用およびユニ、
トセル間の配線マスクによって行われる。
Ｓ）ｒ−ドアレイに用いられる基本セルの一例を示す等
価回路を示し、第３図にその平面図、第４図、第５図に
第３図の■−■線断面図、Ｖ−Ｖ線断面図をそれぞれ示
す。第２図に示すように、この基本セルは、ソース（も
しくはドレイン）を共有した１１ 対のＰ
チャネルトランジスタＱＰＩ ｐ Ｑｐ２と、ソース（
もしくはドレイン）を共有した１対のＮチャネルトラン
ジスターｎ１ ” Ｒ２とからなシ、これらの異なる導
電形のトランジスタ対Ｑｐ１ ｔ Ｑｎｌ、およびＱｐ
２ ｊＱｎ２のゲート同志が共通接続されている。第３
図〜第５図を参照して製造方法について説明すると、上
記基本セルはＮ″″シリコン基板ｌにＮチャネルトラン
ジスターｎ１ ” ｎ２形成領域としてのＰ−ウェル２
を形成し、次いで、アイソレージ璽ンとしてのフィール
ド酸化膜３を形成する。次に、各トランジスタ用のゲー
ト酸化膜４を形成し、さらに、Ｎ−シリコン基板】内に
ＰチャネルトランジスタＱｐ１ ｐ ＱＰ２用のＰ不純
物拡散層５を形成し、他方、Ｐ−ウェル内にＮチャネル
トランジスタ用のＮ＋不純物拡散層６を形成し、最後に
、各トランジスタＱｐ１ ＋ Ｑｎｌのゲートおよび各
トランジスタＱｐ２ ＋ Ｑｎ□のゲートを共通接続し
たポリシリコン層７を形成してバルク構造形成としての
前工程を終了する。つま勺、この後の工程は顧客の要求
あるいは開発品種に応じたユニ、トセル用およびユニ、
トセル間の配線マスクによって行われる。
通常、ユニットセル、たとえば４人力ナンド回路、４人
力ノア回路、６人力ナンド回路、６人力ノア回路等毎に
基本セルは分割されるが、３人力ナンド回路は４人力ナ
ンド回路゛と同一領域に割当てられ、３人力ノア回路は
４人力ノア回路と同一領域に割当てられ、同様に、５人
力ナンド回路は６人力ナンド回路と同一領域に割当てら
れ、５人力ノア回路は６人力ノア回路と同一領域に割当
てられる。
力ノア回路、６人力ナンド回路、６人力ノア回路等毎に
基本セルは分割されるが、３人力ナンド回路は４人力ナ
ンド回路゛と同一領域に割当てられ、３人力ノア回路は
４人力ノア回路と同一領域に割当てられ、同様に、５人
力ナンド回路は６人力ナンド回路と同一領域に割当てら
れ、５人力ノア回路は６人力ノア回路と同一領域に割当
てられる。
たとえば、４人力ナンド回路は第６図（６）に示すよう
に、４つのＰチャネルトランジスタＱ２．〜Ｑ、４およ
び４つのＮチャネルトランジスタＱｎ１〜Ｑｎ４を用い
、トランジスタＱｐ１ ｒ Ｑｎｌの共通ゲートを入力
端子ＩＮ、とし、トランジスタＱｐ２゜Ｑｎ２の共通ゲ
ートを入力端子ＩＮ２とし、トランジスタＱＰ３ ’
Ｑｎ＆の共通ゲートを入力端子ＩＮ３とし、トランジス
タＱｐ４ ”Ｒ４の共通ｅ−）を入力端子ＩＮ４として
ｈる。そして、出力ＯＵＴはトランジスタＱｎ４のドレ
インからコンタクトＣ０ＮＴ 、を介して、もしくはト
ランジスタＱ、、 、 Ｑ、４の共通ソースからコンタ
クトＣ０ＮＴ２を介してユニットセル用アルミニウム配
線によって取出される。第６図（Ｂ）は第６図（Ａ）の
等価回路を示す。
に、４つのＰチャネルトランジスタＱ２．〜Ｑ、４およ
び４つのＮチャネルトランジスタＱｎ１〜Ｑｎ４を用い
、トランジスタＱｐ１ ｒ Ｑｎｌの共通ゲートを入力
端子ＩＮ、とし、トランジスタＱｐ２゜Ｑｎ２の共通ゲ
ートを入力端子ＩＮ２とし、トランジスタＱＰ３ ’
Ｑｎ＆の共通ゲートを入力端子ＩＮ３とし、トランジス
タＱｐ４ ”Ｒ４の共通ｅ−）を入力端子ＩＮ４として
ｈる。そして、出力ＯＵＴはトランジスタＱｎ４のドレ
インからコンタクトＣ０ＮＴ 、を介して、もしくはト
ランジスタＱ、、 、 Ｑ、４の共通ソースからコンタ
クトＣ０ＮＴ２を介してユニットセル用アルミニウム配
線によって取出される。第６図（Ｂ）は第６図（Ａ）の
等価回路を示す。
第６図（４）に示すような４人力ナンド回路用ユニ、ト
セルを３人力ナンド回路に適用するためには、１つの入
力端子たとえばＩＮ４を電源線ＬＡ２（Ｖｃｃ）に接続
すればよい。これによシ、第７図に示す論理回路を得る
ことができる。
セルを３人力ナンド回路に適用するためには、１つの入
力端子たとえばＩＮ４を電源線ＬＡ２（Ｖｃｃ）に接続
すればよい。これによシ、第７図に示す論理回路を得る
ことができる。
同様に、４人カッ７回路用ユニットセルな３人力ノア回
路に適用するには、１つの入力端子を電源線ＬＡｔ（■
ｓｓ）に接続すればよい。
路に適用するには、１つの入力端子を電源線ＬＡｔ（■
ｓｓ）に接続すればよい。
上述のごとく、入力端子の１つを電源線に接続すること
を１クリツグと呼び、本発明はこのようなりリップ方法
を改善しようとするものでちる。
を１クリツグと呼び、本発明はこのようなりリップ方法
を改善しようとするものでちる。
従来の技術および発明が解決しようとする問題点ＣＭＩ
Ｓｒ−）アレイとして第９図に示すものは既に提案され
ている。第９図においては、第３図〜第５図に示す基本
セルＢＣは縦方向チャネル領域ＣＨおよび横方向チャネ
ル領域ＣＨ’を挾んでアレー状に配列されている。Ｗは
Ｐウェルであって、Ｎチャネルト２ンゾスタが形成され
る。Ｒ１，Ｒ２はラヅチア、グ防止用の不純物拡散領域
であって、Ｒ４はＮ＋形であり、Ｒ２はＰ形である。ま
た、Ｉ１０は入出力回路、Ｐは／４’ ｙドである。
Ｓｒ−）アレイとして第９図に示すものは既に提案され
ている。第９図においては、第３図〜第５図に示す基本
セルＢＣは縦方向チャネル領域ＣＨおよび横方向チャネ
ル領域ＣＨ’を挾んでアレー状に配列されている。Ｗは
Ｐウェルであって、Ｎチャネルト２ンゾスタが形成され
る。Ｒ１，Ｒ２はラヅチア、グ防止用の不純物拡散領域
であって、Ｒ４はＮ＋形であり、Ｒ２はＰ形である。ま
た、Ｉ１０は入出力回路、Ｐは／４’ ｙドである。
つまシ、第９図においては、基本セル内部に発生する０
ＭＯ８特有のラッチアップ現象を防止するために、Ｐチ
ャネルトランジスタ領域が形成されたＮ形基板に計不純
物拡散領域Ｒ１を形成し、第１０図に示すごとく、ユニ
ットセル用電源配線層ＬＡ２（ｖｃｃ）にコンタクトを
介して接続させ、他方、Ｎチャネルトランジスタが形成
されたＰウェルＷＫＮ＋不純物拡散領域Ｒ２を形成し、
第】０図に示すごとく、ユニットセル用電源配線層ＬＡ
、（Ｖ８．ｌ）にコンタクトを介して接続させている。
ＭＯ８特有のラッチアップ現象を防止するために、Ｐチ
ャネルトランジスタ領域が形成されたＮ形基板に計不純
物拡散領域Ｒ１を形成し、第１０図に示すごとく、ユニ
ットセル用電源配線層ＬＡ２（ｖｃｃ）にコンタクトを
介して接続させ、他方、Ｎチャネルトランジスタが形成
されたＰウェルＷＫＮ＋不純物拡散領域Ｒ２を形成し、
第】０図に示すごとく、ユニットセル用電源配線層ＬＡ
、（Ｖ８．ｌ）にコンタクトを介して接続させている。
また、第９図においては、第１０図に示す縦方向電源配
線層ＬＡ４． Ｌｉ２に加えて、電源配線のインピーダ
ンスを下げるために、第１１図に示すような横方向電源
配線層ＬＢも配設され得る。なお、第１１図において、
横方向電源配線層ＬＢ（ｖｃｃ）は同一電源から由来す
る縦方向配線層（この場合、Ｌｉ２）とその交点におい
てコンタクトを介して接続されるが、このときには、配
線層ＬＡ２は不純物拡散領域Ｒ２とは接続されない。つ
まり、断線防止から２重コンタクトを禁止している。
線層ＬＡ４． Ｌｉ２に加えて、電源配線のインピーダ
ンスを下げるために、第１１図に示すような横方向電源
配線層ＬＢも配設され得る。なお、第１１図において、
横方向電源配線層ＬＢ（ｖｃｃ）は同一電源から由来す
る縦方向配線層（この場合、Ｌｉ２）とその交点におい
てコンタクトを介して接続されるが、このときには、配
線層ＬＡ２は不純物拡散領域Ｒ２とは接続されない。つ
まり、断線防止から２重コンタクトを禁止している。
従来、上述の２ツチアツグ現象防止用の不純物拡散領域
を有し且つ横方向電源配線層を有する１判型ＣＭＯＳゲ
ートアレイにあける上述のクリップ方法は未だ提案され
ていない。
を有し且つ横方向電源配線層を有する１判型ＣＭＯＳゲ
ートアレイにあける上述のクリップ方法は未だ提案され
ていない。
問題点を解決するための手段
本発明の目的は、ラッチアップ現象防止用の不純物拡散
領域を有し且つ横方向配線層を有する１判型ＣＭＯＳゲ
ートアレイにおけるクリップ方法を提供することにあり
、その手段は、クリップすべき基本セルのｙ−トに隣接
する横方向配線チャネル領域に所望の電位の電源線が配
設されている場合、この電源線に前記ゲートを接続し、
他方、上記隣接する横方向配線チャネル領域に所望の電
位の電源線が配設されていない場合、このチャネル領域
のラッチアップ防止用不純物拡散領域に前記ｙ−トを接
続することによシ達成される。
領域を有し且つ横方向配線層を有する１判型ＣＭＯＳゲ
ートアレイにおけるクリップ方法を提供することにあり
、その手段は、クリップすべき基本セルのｙ−トに隣接
する横方向配線チャネル領域に所望の電位の電源線が配
設されている場合、この電源線に前記ゲートを接続し、
他方、上記隣接する横方向配線チャネル領域に所望の電
位の電源線が配設されていない場合、このチャネル領域
のラッチアップ防止用不純物拡散領域に前記ｙ−トを接
続することによシ達成される。
作用
上述の方法により、ｒ−）に隣接する横方向配線チャネ
ル領域に配設された電源線（第２層）は縦方向に配設さ
れた同穏の電源線（第１層）とコンタクトを介して接続
されているので、ゲートは第２層の電源線に接続される
と、第１層の電源線に接続されたことになる。また、ゲ
ートに隣接する横方向配線チャネル領域に配設された第
２層の電′源線が縦方向に配設された第１層の電源線と
異種の場合、第１層はう、チアッゾ防止用の不純物拡散
領域にコンタクトを介して接続されているので、ゲート
はラッチア、ｆ防止用の不純物拡散領域に接続されると
、やはシ、第１層の電源線に接続されたことになる。
ル領域に配設された電源線（第２層）は縦方向に配設さ
れた同穏の電源線（第１層）とコンタクトを介して接続
されているので、ゲートは第２層の電源線に接続される
と、第１層の電源線に接続されたことになる。また、ゲ
ートに隣接する横方向配線チャネル領域に配設された第
２層の電′源線が縦方向に配設された第１層の電源線と
異種の場合、第１層はう、チアッゾ防止用の不純物拡散
領域にコンタクトを介して接続されているので、ゲート
はラッチア、ｆ防止用の不純物拡散領域に接続されると
、やはシ、第１層の電源線に接続されたことになる。
実施例
第１２図は横方向配線チャネル領域に電源線がない場合
にあってｖｃａにクリ、ゾする場合を説明するための平
面図、第１３図は第１２図のｘｍ −ｘｍ線断面図であ
る。この場合、Ｎ＋不純物拡散領域Ｒ１は電源線ＬＡ２
（ｖｅｅ）とコンタクトＣ０ＮＴ５ヲ介シテ接続される
。従って、ゲートＧをＶＣＣにクリップする場合、電源
線ＬＡ と同一層である層ＬＡ、によってｆｆ −トＧ
をＮ＋不純物拡散領域Ｒ４にコンタクトＣ０ＮＴ４を介
して接続する。とれにより、ゲートＧは電源ｖｃａに接
続される。
にあってｖｃａにクリ、ゾする場合を説明するための平
面図、第１３図は第１２図のｘｍ −ｘｍ線断面図であ
る。この場合、Ｎ＋不純物拡散領域Ｒ１は電源線ＬＡ２
（ｖｅｅ）とコンタクトＣ０ＮＴ５ヲ介シテ接続される
。従って、ゲートＧをＶＣＣにクリップする場合、電源
線ＬＡ と同一層である層ＬＡ、によってｆｆ −トＧ
をＮ＋不純物拡散領域Ｒ４にコンタクトＣ０ＮＴ４を介
して接続する。とれにより、ゲートＧは電源ｖｃａに接
続される。
また、第１２図において、グー）Ｇをｖｏにクリップす
る場合には、ｆ−トＧの左端なＰ＋不純物拡散領域Ｒ２
に接続させる。
る場合には、ｆ−トＧの左端なＰ＋不純物拡散領域Ｒ２
に接続させる。
第１４図は横方向配線チャネル領域に電源線がある場合
にあっで■。。にクリップするための平面図、第１図は
Ｉ−Ｉ線断面図である。この場合、電源線ＬＡはＰ不純
物拡散領域Ｒ２にコンタクトＣ０ＮＴ５を介して接続さ
れるが、電源線ＬＡ２は虻不純物拡散領域Ｒ１に褒続さ
れず、横方向電源線ＬＢにフンタクトＣ０ＮＴ ６を介
して接続される。つまり、電源線ＬＡ２がＮ＋不純物拡
散領域Ｒ４に接続されたいのは、断線防止のために二重
コンタクトを禁止しているためである。この場合、Ｎ＋
不純物拡散領域Ｒ４は高抵抗の基板ｌを介して＠接する
Ｎ 不純物拡散領域に接続されているのでｖｃａに保持
される。従って、ゲートＧを電源線ＬＡ２に接続された
横方向の電源線ＬＢにコンタク）ＣＯＮＴ、を介して接
続させることによシフリップする。
にあっで■。。にクリップするための平面図、第１図は
Ｉ−Ｉ線断面図である。この場合、電源線ＬＡはＰ不純
物拡散領域Ｒ２にコンタクトＣ０ＮＴ５を介して接続さ
れるが、電源線ＬＡ２は虻不純物拡散領域Ｒ１に褒続さ
れず、横方向電源線ＬＢにフンタクトＣ０ＮＴ ６を介
して接続される。つまり、電源線ＬＡ２がＮ＋不純物拡
散領域Ｒ４に接続されたいのは、断線防止のために二重
コンタクトを禁止しているためである。この場合、Ｎ＋
不純物拡散領域Ｒ４は高抵抗の基板ｌを介して＠接する
Ｎ 不純物拡散領域に接続されているのでｖｃａに保持
される。従って、ゲートＧを電源線ＬＡ２に接続された
横方向の電源線ＬＢにコンタク）ＣＯＮＴ、を介して接
続させることによシフリップする。
また、第１４図において、ゲートＧをＶ。にクリップす
る場合には、ゲートＧの左端なＰ＋不純物拡散領域Ｒ２
に接続させる・ このように、ゲートなりｅａクリッゾする場合にあって
、隣接する横方向配線チャネルにＶＣＣ用電源線がある
場合には、該電源線にゲートを接続し、逆にない場合に
は、この配線チャネルにある２ツチア、２防止用の不純
物拡散領域にゲートを接続する。同様に、ｆゲートをＶ
ｌｌｌｌｌｌｌｌクリラグに、隣接する横方向配線チャ
ネルにＶＳａ用電源線がある場合には、該電源線にゲー
トを接続し、逆にない場合には、この配線チャネルにあ
るう、チアヅプ防止用の不純物拡散領域にゲートを接続
する。
る場合には、ゲートＧの左端なＰ＋不純物拡散領域Ｒ２
に接続させる・ このように、ゲートなりｅａクリッゾする場合にあって
、隣接する横方向配線チャネルにＶＣＣ用電源線がある
場合には、該電源線にゲートを接続し、逆にない場合に
は、この配線チャネルにある２ツチア、２防止用の不純
物拡散領域にゲートを接続する。同様に、ｆゲートをＶ
ｌｌｌｌｌｌｌｌクリラグに、隣接する横方向配線チャ
ネルにＶＳａ用電源線がある場合には、該電源線にゲー
トを接続し、逆にない場合には、この配線チャネルにあ
るう、チアヅプ防止用の不純物拡散領域にゲートを接続
する。
発明の詳細
な説明したように本発明によれば、ラッチア、プ防止用
の不純物拡散領域を有し且つ横方向電１ 連
層を有する１判型ＣＭＯＳゲートアレイに対して漬れた
クランプ方法を提供できる。
の不純物拡散領域を有し且つ横方向電１ 連
層を有する１判型ＣＭＯＳゲートアレイに対して漬れた
クランプ方法を提供できる。
第１図は本発明に係るゲートアレイマスタスライス集積
回路装置におけるクリップ方法を説明するための断面図
、第２図は相補形ＭＩＳゲートアレイに用いられる基本
セルの一例を示す等価回路、第３図は第２図の平面図、
第４図および第５図はそれぞれ第３図のＩＶ−ＩＶ線断
面図およびｖ−ｖ線断面図、第６図α）は４人カナンド
回路二二、トセル用ＣＭＩＳｒ−）アレイの一例を示す
平面図、第６図（Ｂ）は第６図（４）の等価回路、第７
図、第８図はクリ、ゾを説明する論理回路図、第９図は
本発明に係るクリ、グ方法が適用されるゲートアレイマ
スメス２イス集積回路装置の全体図、第１０図。 第１１図は第９図の部分拡大図、第１２図は本発明に係
るクリ、グ方法を示す一例を説明する平面図、第１３図
は第１２図のＸ■−■線断面図、第１４図は本発明に係
るクリ、ｆ方法を示す他の例を説明する平面図であ′る
。 ｌ：基板、２：Ｐウェル、４：ｆ−ト（入力端
′（子）、５：Ｐ＋チャネル不純物拡散領域、６：
Ｎ＋チャネル不純物拡散領域、ＬＡ、 、 ＬＡ２．
ＬＡ３：縦方向配゛線層、ＬＢ：横方向配線層、Ｒ４＊
Ｒ２：ラッチアップ防止用不純物拡散領域。
回路装置におけるクリップ方法を説明するための断面図
、第２図は相補形ＭＩＳゲートアレイに用いられる基本
セルの一例を示す等価回路、第３図は第２図の平面図、
第４図および第５図はそれぞれ第３図のＩＶ−ＩＶ線断
面図およびｖ−ｖ線断面図、第６図α）は４人カナンド
回路二二、トセル用ＣＭＩＳｒ−）アレイの一例を示す
平面図、第６図（Ｂ）は第６図（４）の等価回路、第７
図、第８図はクリ、ゾを説明する論理回路図、第９図は
本発明に係るクリ、グ方法が適用されるゲートアレイマ
スメス２イス集積回路装置の全体図、第１０図。 第１１図は第９図の部分拡大図、第１２図は本発明に係
るクリ、グ方法を示す一例を説明する平面図、第１３図
は第１２図のＸ■−■線断面図、第１４図は本発明に係
るクリ、ｆ方法を示す他の例を説明する平面図であ′る
。 ｌ：基板、２：Ｐウェル、４：ｆ−ト（入力端
′（子）、５：Ｐ＋チャネル不純物拡散領域、６：
Ｎ＋チャネル不純物拡散領域、ＬＡ、 、 ＬＡ２．
ＬＡ３：縦方向配゛線層、ＬＢ：横方向配線層、Ｒ４＊
Ｒ２：ラッチアップ防止用不純物拡散領域。
Claims (1)
- １、一導電型チャネルＭＩＳトランジスタと反対導電型
ＭＩＳトランジスタとを少なくとも１対有するＣＭＩＳ
基本セルが、縦方向配線チャネル領域と横方向配線チャ
ネル領域とを挾んでアレー状に配列され、前記ＣＭＩＳ
基本セル間の横方向配線チャネル領域にラッチアップ防
止用の不純物拡散領域を形成したゲートアレイマスタス
ライス集積回路装置において、前記基本セルの１つのゲ
ートを所望の電位にクリップする場合にあって、該ゲー
トに隣接する横方向配線チャネル領域に前記所望の電位
の電源線が配設されている場合、前記電源線に前記ゲー
トを接続することによりクリップし、他方、該ゲートに
隣接する横方向配線チャネル領域に前記所望の電位の電
源線が配設されていない場合、該隣接する横方向配線チ
ャネル領域に形成されたラッチアップ防止用の不純物拡
散領域に前記ゲートを接続することによりクリップする
ことを特徴とするゲートアレイマスタスライス集積回路
装置におけるクリップ方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220447A JPH0828482B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
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Cited By (1)
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|---|---|---|---|---|
| WO2011077664A1 (ja) * | 2009-12-25 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
Citations (1)
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-
1984
- 1984-10-22 JP JP59220447A patent/JPH0828482B2/ja not_active Expired - Lifetime
Patent Citations (1)
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| US8946826B2 (en) | 2009-12-25 | 2015-02-03 | Panasonic Corporation | Semiconductor device |
| US9362264B2 (en) | 2009-12-25 | 2016-06-07 | Socionext Inc. | Semiconductor device comprising a plurality of cell arrays including a well potential supply region and adjacent dummy gates provided on a well region of a cell array |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828482B2 (ja) | 1996-03-21 |
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