JPS6184847A - ゲ−トアレイマスタスライス集積回路装置 - Google Patents
ゲ−トアレイマスタスライス集積回路装置Info
- Publication number
- JPS6184847A JPS6184847A JP59206144A JP20614484A JPS6184847A JP S6184847 A JPS6184847 A JP S6184847A JP 59206144 A JP59206144 A JP 59206144A JP 20614484 A JP20614484 A JP 20614484A JP S6184847 A JPS6184847 A JP S6184847A
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- JP
- Japan
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- basic cell
- wiring
- cell array
- arrays
- array
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はケ゛−ドアレイマスタスライス集積回路装置に
関する。
関する。
一般に、複雑な集積論理回路のような大規模集積回路（
以下、論理ＬＳＩ ）は顧客の要求に応じて製造される
ために、多品種少量生産されている。
以下、論理ＬＳＩ ）は顧客の要求に応じて製造される
ために、多品種少量生産されている。
このような多品種少量生産の論理ＬＳＩを迅速且つ低コ
ストで製造する方法としてマスタスライス方式が提案さ
れている。
ストで製造する方法としてマスタスライス方式が提案さ
れている。
マスクスライス方式とは、多数の基本セルを規則的に予
め製造しておき、顧客の要求あるいは開発品種に応じた
ユニットセル用の配線・母ターンマスクを製造してこれ
らの基本セル内の配線および基本セル間の配線のみを個
別的に後に製造するものである。従って、製造もしくは
開発期間は短縮され、また、基本セル構造は各論理ＬＳ
Ｉに共通であるので製造もしくは開発コストも低減され
る。
め製造しておき、顧客の要求あるいは開発品種に応じた
ユニットセル用の配線・母ターンマスクを製造してこれ
らの基本セル内の配線および基本セル間の配線のみを個
別的に後に製造するものである。従って、製造もしくは
開発期間は短縮され、また、基本セル構造は各論理ＬＳ
Ｉに共通であるので製造もしくは開発コストも低減され
る。
なお、基本セル構造は半導体基板内の不純物拡散領域と
必要最小限の基本セル内の配線とによって決定されるの
で、バルク構造とも呼ばれる。
必要最小限の基本セル内の配線とによって決定されるの
で、バルク構造とも呼ばれる。
本発明は上述の基本セルをアレイ状に配置したｆ−）ア
レイマスタスライス論理ＬＳＩにおゆるバルク構造の改
良を行うものである。
レイマスタスライス論理ＬＳＩにおゆるバルク構造の改
良を行うものである。
従来の技術
第２図は相補形ＭＩＳ（αＩＳ）ケ９−ドアレイに用い
られる基本セルの一例を示す等価回路を示し、第３図に
その平面図、第４図、第５図に第３図のＩＶ−ＩＶ線断
面図、ｖ−ｖ５断面図をそれぞれ示す。
られる基本セルの一例を示す等価回路を示し、第３図に
その平面図、第４図、第５図に第３図のＩＶ−ＩＶ線断
面図、ｖ−ｖ５断面図をそれぞれ示す。
第２図に示すように、この基本セルは、ソース（もしく
はドレイン）を共有した１対のＰチャネルトランジスタ
Ｑ、、 、 Ｑ、２と、ソース（もしくはドレイン）を
共有した１対のＮチャネルトランジスタＱｎ＋ ’ Ｑ
ｎ２とからな）、これらの異なる導電形のトランジスタ
対Ｑ、１．Ｑｎ４、およびＱｐ２゜Ｑｎ２のｆ−ト同志
が共通接続されて因る。第３図〜ムχ５図を参照して！
Ｂ造方法について説明すると、上記基本セルはＮ−シリ
コン基板１にＮチャネルトランノスタＱｎ４．Ｑｎ２形
成領域としてのＰ−ウェル２を形成し、次いで、アイソ
レーションとしてのフィールド酸化膜３を形成する。次
に、各トランジスタ用のデート酸化膜４を形成し、さら
に、Ｎ−シリコン基板１内にＰチャネルトランジスタＱ
、４ ＋ Ｑ、２用のＰ 不純物拡散層５を形成し、他
方、Ｐ−ウェル内にＮチャネルトランジスタ用の鹸不純
物拡散層６を形成し、最後に、各トランジスタＱＰ”
’ Ｑｎｌのダートおよび各トランジスタＱ、２ ＊
Ｑｎ２のケートを共通接続したポリシリコン層７を形成
してバルク構造形成としての前工程を終了する。つまシ
、この後の工程は顧客の要求あるいは開発品種に応じた
ユニットセル用マスクによって行われる。
はドレイン）を共有した１対のＰチャネルトランジスタ
Ｑ、、 、 Ｑ、２と、ソース（もしくはドレイン）を
共有した１対のＮチャネルトランジスタＱｎ＋ ’ Ｑ
ｎ２とからな）、これらの異なる導電形のトランジスタ
対Ｑ、１．Ｑｎ４、およびＱｐ２゜Ｑｎ２のｆ−ト同志
が共通接続されて因る。第３図〜ムχ５図を参照して！
Ｂ造方法について説明すると、上記基本セルはＮ−シリ
コン基板１にＮチャネルトランノスタＱｎ４．Ｑｎ２形
成領域としてのＰ−ウェル２を形成し、次いで、アイソ
レーションとしてのフィールド酸化膜３を形成する。次
に、各トランジスタ用のデート酸化膜４を形成し、さら
に、Ｎ−シリコン基板１内にＰチャネルトランジスタＱ
、４ ＋ Ｑ、２用のＰ 不純物拡散層５を形成し、他
方、Ｐ−ウェル内にＮチャネルトランジスタ用の鹸不純
物拡散層６を形成し、最後に、各トランジスタＱＰ”
’ Ｑｎｌのダートおよび各トランジスタＱ、２ ＊
Ｑｎ２のケートを共通接続したポリシリコン層７を形成
してバルク構造形成としての前工程を終了する。つまシ
、この後の工程は顧客の要求あるいは開発品種に応じた
ユニットセル用マスクによって行われる。
従来の基本セルは、第６図に示すごとく、チップの中央
部にプレイ状に配列されている。つま９、各アレイＢＣ
Ｉは１列の基本セルからなっておシ、その間には配線チ
ャネル領域ＣＨが設けられてｂる。なお、第６図におい
て、Ｉｌｏは外部との接続のだめの入出力回路、Ｐはパ
ッドである。
部にプレイ状に配列されている。つま９、各アレイＢＣ
Ｉは１列の基本セルからなっておシ、その間には配線チ
ャネル領域ＣＨが設けられてｂる。なお、第６図におい
て、Ｉｌｏは外部との接続のだめの入出力回路、Ｐはパ
ッドである。
上述の１列型基本セルアレイＢＣＩにユニットセルを構
成した一例を第７図に示すと、基本セルアレイＢＣＩに
平行な実線で示す配線ＬＡは第１層のアルミニウム層で
形成され、基本セルアレイＢＣに垂直な点線で示す配線
ＬＢは第２層のアルミニウム層で形成する。このような
配線ＬＡ 、 ＬＢによってユニットセルおよびユニッ
トセル間の配線がなされる。
成した一例を第７図に示すと、基本セルアレイＢＣＩに
平行な実線で示す配線ＬＡは第１層のアルミニウム層で
形成され、基本セルアレイＢＣに垂直な点線で示す配線
ＬＢは第２層のアルミニウム層で形成する。このような
配線ＬＡ 、 ＬＢによってユニットセルおよびユニッ
トセル間の配線がなされる。
発明が解決しようとする問題点
しかしながら、上述の１列型基本セルアレイＢＣＩにユ
ニットセルを構成すると、１ユニツトセルの縦長が犬き
くな」、従って、上述の配線ＬＡ、ＬＢも長くなり、信
号伝達速度等の特性を招き、！ｉた、配線ＬＡ 、ＬＢ
が長くなる結果、基本セルアレイ間の配線チャネル領域
ＣＨを大きくしなければならず、集積度の点で不利であ
るという問題点があった。
ニットセルを構成すると、１ユニツトセルの縦長が犬き
くな」、従って、上述の配線ＬＡ、ＬＢも長くなり、信
号伝達速度等の特性を招き、！ｉた、配線ＬＡ 、ＬＢ
が長くなる結果、基本セルアレイ間の配線チャネル領域
ＣＨを大きくしなければならず、集積度の点で不利であ
るという問題点があった。
なお、上述の問題点を解決するために基本セルアレイを
２列の基本セルによシ構成することも一案であり、これ
によシ、同一のユニットセルを構成する場合はその縦長
を小さくし、従って、上述の配線ＬＡ 、ＬＢを短かく
して信号伝達速度等の特性を向上でき、しかも基本セル
アレイ間の配線チャネル領域も小さくして集積度を向上
できる。
２列の基本セルによシ構成することも一案であり、これ
によシ、同一のユニットセルを構成する場合はその縦長
を小さくし、従って、上述の配線ＬＡ 、ＬＢを短かく
して信号伝達速度等の特性を向上でき、しかも基本セル
アレイ間の配線チャネル領域も小さくして集積度を向上
できる。
しかしながら、第８図に示すように、単純に基本セルア
レイをすべてこのような２列型基本セルアレイによシ構
成すると、２列型基本セルアレイにおいては、ユニット
セルのための配線はいずれか一方側しかできないことが
あり、このため、２列型基本セルアレイたとえばＢＣ２
−２の一方側たとえば配線チャネル領域ＣＨ，に配線余
裕がなく、たとえ反対側の配線チャネル領域ＣＨ，に配
線余裕があっても、２列型基本セルアレイＢＣ２−２の
ユニットセル用配線が不可能なことがあり、この結果、
未配線が発生する。
レイをすべてこのような２列型基本セルアレイによシ構
成すると、２列型基本セルアレイにおいては、ユニット
セルのための配線はいずれか一方側しかできないことが
あり、このため、２列型基本セルアレイたとえばＢＣ２
−２の一方側たとえば配線チャネル領域ＣＨ，に配線余
裕がなく、たとえ反対側の配線チャネル領域ＣＨ，に配
線余裕があっても、２列型基本セルアレイＢＣ２−２の
ユニットセル用配線が不可能なことがあり、この結果、
未配線が発生する。
問題点を解決するための手段
本発明の目的は、上述の従来形の問題点に９み、ユニッ
トセル用配線がいずれ側でも可能な１列型基本セルアレ
イとユニットセル用配線に制約のある２列型基本セルア
レイとを混在させることによシ、配線チャネル領域の配
線冗長度を保持しつつ、信号伝達速度等の特性を向上さ
せ、しかも基本セルアレイ間の配線チャネル領域も小さ
くして集積度を向上せしめることにある。
トセル用配線がいずれ側でも可能な１列型基本セルアレ
イとユニットセル用配線に制約のある２列型基本セルア
レイとを混在させることによシ、配線チャネル領域の配
線冗長度を保持しつつ、信号伝達速度等の特性を向上さ
せ、しかも基本セルアレイ間の配線チャネル領域も小さ
くして集積度を向上せしめることにある。
実施例
第１図は本発明に係るｆ−）アレイマスタスライス集積
回路装置の一実施例を示す平面図である。
回路装置の一実施例を示す平面図である。
第１図においては、１列型基本セルアレイＢＣＩの間に
第９図に示す２列型基本セルアレイＢＣ２を設けである
。第９図に示すように、２列型基本セルアレイＢＣ２の
外側には配線チャネル領域ＣＨが設けられているが、２
列型基本セルアレイＢＣＺ内の各１列型基本セルアレイ
ＢＣＩ−１，ＢＣＩ−２間には配線チャネル領域は存在
せず、しかも、１列型基本セルアレイＢＣＩ−１、ＢＣ
Ｉ−２は左右対称に配列されている。
第９図に示す２列型基本セルアレイＢＣ２を設けである
。第９図に示すように、２列型基本セルアレイＢＣ２の
外側には配線チャネル領域ＣＨが設けられているが、２
列型基本セルアレイＢＣＺ内の各１列型基本セルアレイ
ＢＣＩ−１，ＢＣＩ−２間には配線チャネル領域は存在
せず、しかも、１列型基本セルアレイＢＣＩ−１、ＢＣ
Ｉ−２は左右対称に配列されている。
第１０図は第１図の２列型基本セルアレイにあるユニッ
トセル用の配線を施した一例を示す平面図であシ、第１
１図は第１図の１列型基本セルアレイＢＣＩに同一のユ
ニットセル用の配線を施した平面図である。第１０図と
第１１図と比較して分るように、第１０図においては、
使用された基本セル段数は４であるのに対し、第１１図
においては、使用された基本セル段数は２倍の８であシ
、従って、基本セルアレイ内部の第１層アルミニウム（
点線で示し、そのコンタクトを一重丸で示す）の配線は
第１１図に比較して第１０図の場合の方が総じて短かい
。また、他のユニットセルとの接続のための第２層アル
ミニウム（点線で示し、そのコンタクトを二重光で示す
）の配線ＬＢｌ〜ＬＢ５の間隔も短かい。この結果、他
のユニットセルとの接続のための配線チャネル領域ＣＨ
を通過する配線数が少なくでき、しかも配線長も短かく
できる。
トセル用の配線を施した一例を示す平面図であシ、第１
１図は第１図の１列型基本セルアレイＢＣＩに同一のユ
ニットセル用の配線を施した平面図である。第１０図と
第１１図と比較して分るように、第１０図においては、
使用された基本セル段数は４であるのに対し、第１１図
においては、使用された基本セル段数は２倍の８であシ
、従って、基本セルアレイ内部の第１層アルミニウム（
点線で示し、そのコンタクトを一重丸で示す）の配線は
第１１図に比較して第１０図の場合の方が総じて短かい
。また、他のユニットセルとの接続のための第２層アル
ミニウム（点線で示し、そのコンタクトを二重光で示す
）の配線ＬＢｌ〜ＬＢ５の間隔も短かい。この結果、他
のユニットセルとの接続のための配線チャネル領域ＣＨ
を通過する配線数が少なくでき、しかも配線長も短かく
できる。
第１０図において、ユニットセル用配線ＬＢ１〜ＬＢ、
のうち、ＬＢｌ 、ＬＢ２ ＃ ＬＢｓは基本セルア
レイＢＣ２の一方側のみに位置しているのに対し、ＬＢ
４．ＬＢｓは両側に位置している。
のうち、ＬＢｌ 、ＬＢ２ ＃ ＬＢｓは基本セルア
レイＢＣ２の一方側のみに位置しているのに対し、ＬＢ
４．ＬＢｓは両側に位置している。
つま、９、ＬＢ、％ＬＢ、は一方側での配線チャネル領
域の配線と接続されなければならない。他方、第１１図
においては、ユニットセル用配線ＬＢ１〜ＬＢ、はいず
れも基本セルアレイＢＣ’ｌの両側に位置しておシ、従
って、どちら側の配線チャネル領域も利用できることを
意味している。
域の配線と接続されなければならない。他方、第１１図
においては、ユニットセル用配線ＬＢ１〜ＬＢ、はいず
れも基本セルアレイＢＣ’ｌの両側に位置しておシ、従
って、どちら側の配線チャネル領域も利用できることを
意味している。
本発明においては、２列型基本セルアレイＢＣ２の少な
くとも一方側には１列型基本セルアレイＢＣＩを平行に
対向せしめである。従って、２列型基本セルアレイＢＣ
２の配線チャネル領域の使用制約は１列型基本１ルアレ
イＢＣＩがいずれの配線チャネル領域も選択可能である
ので十分カバーできる。つ−４Ｉ）、２列型基本セルア
レイＢＣ２に対するユニットセル用配線を１列型基本セ
ルアレイＢＣＩにユニットセル配線よシ先に決定するよ
うにすれば、未配線の可能性は少なくなる。
くとも一方側には１列型基本セルアレイＢＣＩを平行に
対向せしめである。従って、２列型基本セルアレイＢＣ
２の配線チャネル領域の使用制約は１列型基本１ルアレ
イＢＣＩがいずれの配線チャネル領域も選択可能である
ので十分カバーできる。つ−４Ｉ）、２列型基本セルア
レイＢＣ２に対するユニットセル用配線を１列型基本セ
ルアレイＢＣＩにユニットセル配線よシ先に決定するよ
うにすれば、未配線の可能性は少なくなる。
なお、上述の実施例においては、１列型、２列型、１列
型を繰返して配列しであるが、１列型と２列型とが互い
に隣接していれば他の形態にもなし得る。たとえば、１
列型、２列型を繰返したものであってもよい。また、基
本セルとして２つのＰチャネルトランノヌタおよび同数
のＮチャネルトランジスタによυ構成し６対のＰチャネ
ル／Ｎチャネルトランジスタのケ゛−トを共通接続した
ものを用１のだが、３以−ヒのＰチャネルトランノスタ
およヒ同数のＮチャネルトランジスタによ多構成したも
の、あるいは６対のＰチャネル／Ｎチャネルのトランジ
スタのダートを共通接続したものでちってもよい。
型を繰返して配列しであるが、１列型と２列型とが互い
に隣接していれば他の形態にもなし得る。たとえば、１
列型、２列型を繰返したものであってもよい。また、基
本セルとして２つのＰチャネルトランノヌタおよび同数
のＮチャネルトランジスタによυ構成し６対のＰチャネ
ル／Ｎチャネルトランジスタのケ゛−トを共通接続した
ものを用１のだが、３以−ヒのＰチャネルトランノスタ
およヒ同数のＮチャネルトランジスタによ多構成したも
の、あるいは６対のＰチャネル／Ｎチャネルのトランジ
スタのダートを共通接続したものでちってもよい。
発明の詳細
な説明したように本発明によれば、１列型基本セルアレ
イと２列型基本セルアレイとを混在せしめたので、２列
型基本セルアレイの配線長、配線数の減少による配線チ
ャネル減少という集精度向上と共に、２列型基本セルア
レイの使用配録チャネル領域の制約による未配線も防止
できる。
イと２列型基本セルアレイとを混在せしめたので、２列
型基本セルアレイの配線長、配線数の減少による配線チ
ャネル減少という集精度向上と共に、２列型基本セルア
レイの使用配録チャネル領域の制約による未配線も防止
できる。
第１図は本発明に係るケ９−ドアレイマスタスライス集
積回路装置の一実施例を示す平面図、第２図は相補形Ｍ
ＩＳｆ−ドアレイに用いられる基本セルの一例を示す等
価回路、第３図は第２図の平面図、第４図および第５図
はそれぞれ第３図のＩＶ−■線断面図および■−■線断
面図、第６図は従来のデートアレイマスタスライス集積
回路装Ｕの平面図、第７図は第６図の１列型基本セルア
レイにユニットセル用配線を施した図、第８図は２列型
基本セルアレイにユニットセル用配線を施した図、第９
図は第１図の２列型基本セルアレイの拡大平面図、第１
０図は第１図の２列型基本セルアレイＢＯ２にユニ、ト
セル用配線の一例を施こした図、第１１図は第１図の１
列型基本セルアレイＢＣＩに第１０図のユニットセルと
同一の配線を施した図である。 ＢＣＩ：１列型基本セルアレイ、ＢＯ２：２列型基本セ
ルアレイ、ＣＨ：配線チャネル領域。
積回路装置の一実施例を示す平面図、第２図は相補形Ｍ
ＩＳｆ−ドアレイに用いられる基本セルの一例を示す等
価回路、第３図は第２図の平面図、第４図および第５図
はそれぞれ第３図のＩＶ−■線断面図および■−■線断
面図、第６図は従来のデートアレイマスタスライス集積
回路装Ｕの平面図、第７図は第６図の１列型基本セルア
レイにユニットセル用配線を施した図、第８図は２列型
基本セルアレイにユニットセル用配線を施した図、第９
図は第１図の２列型基本セルアレイの拡大平面図、第１
０図は第１図の２列型基本セルアレイＢＯ２にユニ、ト
セル用配線の一例を施こした図、第１１図は第１図の１
列型基本セルアレイＢＣＩに第１０図のユニットセルと
同一の配線を施した図である。 ＢＣＩ：１列型基本セルアレイ、ＢＯ２：２列型基本セ
ルアレイ、ＣＨ：配線チャネル領域。
Claims (1)
- １、少なくとも一対のＰチャネルＭＩＳトランジスタと
ＮチャネルＭＩＳトランジスタとが並置された第１の基
本セルと、トランジスタの配置が該第１の基本セルと鏡
像関係にある第２の基本セルとをそれぞれ複数有し、前
記第１の基本セルの列と前記第２の基本セルとの列とが
近接して配置されてなる２列型基本セル列と、該第１ま
たは第２の基本セルの列とが配線領域を挾んで配置され
ていることを特徴とするゲートアレイマスタスライス集
積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206144A JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206144A JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184847A true JPS6184847A (ja) | 1986-04-30 |
| JPH0828481B2 JPH0828481B2 (ja) | 1996-03-21 |
Family
ID=16518516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206144A Expired - Lifetime JPH0828481B2 (ja) | 1984-10-03 | 1984-10-03 | ゲ−トアレイマスタスライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828481B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| JPS63275140A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 集積回路デバイス |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127849A (ja) * | 1983-01-12 | 1984-07-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス半導体チツプ |
-
1984
- 1984-10-03 JP JP59206144A patent/JPH0828481B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127849A (ja) * | 1983-01-12 | 1984-07-23 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス半導体チツプ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| JPS63275140A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 集積回路デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828481B2 (ja) | 1996-03-21 |
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