JPS6199438A - Ｇｐｉｂ伝送回路方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は通信線を介して遠隔的に配設された電気機器
間でのデータの伝送やその制御を遠隔的に行う伝送回路
方式に関するものである。

「従来技術」 通信線を介して遠隔的に配設される複数の電気慢器間で
のデータの伝送や制御を行うために各種の情報信号の伝
送を行うことがある。このような場合従来の装置では伝
送回路の制御用ＬＳＩのステータス出力ピンの信号を伝
送回路に設けられた（？ＰＵが検出し、その検出信号に
よってデータの送受信の方向全判定し、相手側との間の
伝送をＣＰＵＪ’ｌｌｌ　ｉＩ］制御により行っていた
。

これらＣＰＵで行われる制御はソフトウェアで行わハ、
伝送回路には専用ＬＳＩ　、ＣＰＵ、ＲＯＭ、ＲＡＭ　
、シリアルインターフェイスなどが構成上必要であって
伝送回路全体の構成が大型化してしまい、又その動作も
複雑であった。

「発明の解決すべき問題点」 この発明は前述の従来の伝送回路における装置構成の大
型化、動作の複雑化の難点を解決することを目的とした
ものであり、伝送回路全体の構成全大幅に小型化し、Ｃ
ＰＵを使用せず、伝送回路内のシステム制御回路を論理
回路構成とし、このシステム制御回路によってすべての
データ伝送及び制御に必要な各種の情報信号の伝送を行
うことを可能としたＧＰＩＢ伝送回路方式を提供するも
のでちる。

「発明の構成」 この発明は第１の電気機器と第１のコントローラ装置と
が第１のバスに接続され、第２の電気機器と第２のコン
トローラ装置とが第２のバスに接続され、第１のバスが
第１のバスレシーバ及び第１のバスドライバを介して第
１のシステム制御回路に接続され、第２のバスが第２の
バスレ／−パ及び第２のバスドライバを介して第２のシ
ステム制御回路に接続され、第１及び第２のシステム制
御回路間が信号線で接続され、信号線を通して第１の電
気機器と第２の電気機器間でデータの伝送や電気機器に
対する制御が行われるＧＰＩＢ伝送回路方式に対して適
用される。

この発明では第１のシステム制御回路には第１もしくは
第２のバス側にデータ有効信号が発生したことをそれぞ
れ検知する第１及び第２のフリ。

グツロッジと、第１もしくは第２のバス側にコントロー
ラが発生したことをそれぞれ検知する第１及び第２の論
理和回路が設けられている。

さらに概１のシステム制御回路には、第１の状態変数ロ
ジックアレイ及び第１の出力変数ロジックアレイが設け
られている。第１の状態変数ロソツクアレイの対応する
入力線には、第１及び第２のフリ、デフロ、プの出力端
子、第１及び第２の論理和回路の出力端子、第１のバス
の受入準備完了信号線及び第１のリセット信号発生回路
の出カン；ン子が接続されている。

これらの入力線の信号の論理値に対応して第１の状態変
数ロノックアレイから出力される状態変数信号を保持し
、これらの状態変数信号を第１の状態変数ロジックアレ
イに、入力させ、且つ第１の出力変数ロジックアレイに
入力する第１の保持回路が第１の状態変数ロジックアレ
イの出力端側に接続される。

を 又第１の出力変数ロノックアレイの対応する入力線には
第１の状態変数ロノックアレイからの状態変数信号出力
線、第１のバス側のコントローラ発生信号線及び第１の
リセット信号発生回路の出力端子がそれぞれ接続されて
いる。第１の出力変数ロジックアレイからは第１のバス
ドライバ及びバスレシーバを駆動する駆動信号及びハン
ドシェイク制御信号が出力される。

他方第２のシステム制御回路には第２もしくは第１のバ
ス側にデータ有効信号が発生したことをそれぞれ検知す
る第１及び第２のフリ、ｆフロップと、第１もしくは第
２のバス側にコントローラが発生したことをそれぞれ検
知する第１及び第２の論理和回路が設けられている。さ
らに第２の７ステム制御回路には第２の状態変数ロソツ
クアレイ及び第２の出力変数ロジックアレイとが設けら
れている。

第２の状態変数ロジックアレイの対応する入力線には、
第１及び第２のフリップフロップの出力端子、第１及び
第２の論理和回路の出力端子、第２のバスの受入準備完
了信号線及び第２のりセット信号発生回路の出力端子が
接続されている。

これらの入力線の信号の論理値に対応して第２の状態変
数ロノックアレイから出力される状態変数信号を保持し
、これらの状態変数信号を第２の状態変数ロジックアレ
イに入力させ、且つ第１の出力変数ロジックアレイに入
力する第２の保持回路が第２の状態変数ロジックアレイ
の出力端側に接続される。

又第２の出力変数ロジックアレイの対応する入力線には
第２の状態変数ロジックアレイからの状態変数信号出力
線、第２のバス側のコントローラ発生信号線及び第２の
リセット信号発生回路の出力端子かそれぞれ接続されて
いる。第２の出力変数ロジックアレイからは第２のバス
ドライバ及びバスレシーバを駆動する駆動信号及びハン
ドシェイク制御信号が出力される。

「実施例」 以下この発明のＧＰＩＢ伝送回路方式をその実施例に基
づき、図面を使用して詳細に説明する。

この発明ＦｉＧＰＩＢ伝送回路方式に係るものであり、
第１の電気機器と第１のコントローラ装置とが第１のバ
スに接続され、第２の電気機器と第２のコントローラ装
置とが第２のバスに接続され、第１のバスが第１のバス
レシーバ及び第１のバスドライバを介して第１のシステ
ム制御回路に接続されるＯ 一方第２のバスは第２のバスレシーバ及ヒ第２のバスド
ライバを介して第２のシステム制御回路に接続され、第
１及び第２のシステム制御回路間が信号線で接続され、
信号線を通して第１の電気機器と第２の電気機器間で情
報信号の伝送が行われる。

第１図はこの発明のＧＰＩＢ伝送回路方式の全体の構成
を示すブロック図で、第１のシステム制御回路１１に対
してコネクタ１２−１を介してシステム制御回路用の第
１のバス１３−１が接続され、この第１のバス１３−１
はコネクタ１２−２を介して電気機器用の第１のバス１
３−２に接続される。

この第１のバス１３−２に対して第１の電気機器及び第
１のコントローラ装置がそれぞれ接続される。

実施例では電気機器用の第１のバス１３−２に対してコ
ネクタ１２−３〜１２−７が接続され、これらのコネク
タを介してそれぞれ第１の電気機器１４−１〜１４−５
が接続される。実施例では５台の電気機器がコネクタを
介して第１のバスに接続された構成をとっているが、少
なくとも１台のデータ伝送機能を有する電気機器（トー
カ）と１台のデータ受信機能を有する電気機器（リスナ
：とが存在することが必要である。又電気機器用の７Ｊ
！、１のバス１３−２に対して第１のコントローラ装置
１０が接続されろ。このコントローラ装置１０は実施例
においては第１の電気機器１４−１に内蔵されている。

一方第２の７ステム制御回路１５に対してコネクタ１６
−１を介してシステム制御回路用の第２のバス１７−１
が接続され、この第２のバス１７−１はコネクタ１７−
２を介して電気機器用の第２のバス１７−２＆Ｃ接続さ
れる。この第２のバス１７−２に対して第２の電気機器
及び第２のコントローラ装置がそれぞれ接続される。

実施例では電気機器用の第２のバス１７−２に対してコ
ネクタ１７−３〜１７−７が接続され、これらのコネク
タを介してそれぞれ第２の電気機器１８−１〜１８−５
が接続される。又電気機器用の第２のバス１７−２に対
してコネクタ１７−８を介して第２のコントローラ装置
９が接続されろ実施例ではこの第２のコントローラ９を
電気機２；１８−１に内蔵させている。

第１及び第２のシステム制御回路１１．１５ｉｏ′ｌは
信号線１９及び２０で接続される。これらの信号線は例
えば光フアイバケーブルで構成さ几、ヤ；号線１９は第
１のシステム制御回路１１から第２のシステム制御回路
１５にノクラレル・ンリアル変換された各種の情報信号
を伝送するための信号線であり、信号線２０は第２のシ
ステム制御回路１５から第１のシステム制御回路１１に
パラレル・／リアル変換された各種の情報信号を伝送す
るための信号線である。

第２図は第１のシステム制御回路１１部分の構成の詳細
を示すグＯ，ｙり図であり、第２のシステム制御回路１
５部分も全く同様の構成を有して℃・る。

第１のシステム制御回路には第１もしくは第２のバス側
にデータ有効信号が発生したことをそれぞれ検知する第
１及び第２のフリップフロップと。

第１もしくは第２のバス側にコントローラが発生したこ
とをそれぞれ検知する第１及び第２の論理和回路が設け
られろ。さらに、第１のシステム制御回路には第１の状
態変数ロジックアレイ及び第１の出力変数ロジックアレ
イが設けられる。

即ち第１のシステム制御回路１１にはシステム制御ＰＬ
Ａ　２１が設けられ、このシステム制御ＰＬＡ２１は後
述する状態変数回路及び出力変数回路で構成される。シ
ステム制御ＰＬＡ　２１には端子２２−１乃至２２−１
０が設けられている。

一方２３−１乃至２３−５は第１のバスのそれぞれデー
タ有効信号線（以下ＤＡＶ線と略称する）、インターフ
ェイスクリア信号線（以下ＩＦＣ−，ＩＪと略称する）
、コマンド信号−（以下ＡＴＮ線と略称する）、受入準
備完了信号線（以下ＮＲＦＤ線と略称する）、受入完了
信号線（以下ＮＤＡＣ線と略称する）である。又２３−
６は総合線であって後述するように割込信号（以下ＳＲ
Ｑ信号と略称する）、データ終了表示信号（以下ＥＯＩ
信号と略称するχリモートローカル切換信号（以下ＲＥ
Ｎ信号と略称する）、データ信号ＤＩＯ１乃至ＤＩＯ８
の各線を含んでいる。

ＤＡＶ線２３−１はデータ有効信号（以下ＤＡＶ信号と
略称する）の伝送線であり、第１のバスに有効なデータ
信号が存在しない場合にはその信号の論理値がパ１″で
あり、第１のバスに有効なデータ信号が存在すると第１
の電気機器から発せられるＤＡＶ信号によってＤＡＶ線
信号の論理値が０″となる。ＩＦＣ線２３−２は第１の
バスに第１のコントローラから発せられ、インタフェイ
スを初期状態とするインタフェイスクリア信号（以下Ｉ
ＦＣ信号と略称する）が存在するとその信号の論理値が
°′１″から′°０″に夏化する。

ＡＴＮ線２３−３はアクティブなコントローラ（以下Ａ
ＴＮ信号と略称する）の伝送線であり、第１のバスにデ
ータ信号が存在する時には信号の論理１亘が”１″であ
るが、第１のバスに第１のコントロ−ラから発せられる
ＡＴＮ信号が存在すると信号の論理値が０”となる。

ＮＲＦＤ線２３線引３受入準備完了信号（以下ＮＲＦＤ
信号と略称する）の伝送線であり、第１のバス側の第１
の電気機器のすべてが各種の情報信号の受入準備を完了
すると、これにより発生するＮＲＦＤ信号によって信号
の論理値が′°０”から°゛１″に変化する。

ＮＤＡＣ線２３−５は受入完了信号（以下ＮＤＡＣ信号
と略称する）の伝送線であり、第１のバス側の第１の電
気機器がすべて情報信号の受入を完了すると発せられる
ＮＤＡＣ信号により信号の論理値が０＃からパ１″に変
化する。

又複合線２３−６には電気機器がコントローラ装置に対
して割込み要求を行うことにより発せられるＳＲＱ信号
の伝送線であるＳＲＱ線、電気機器のリモート制御及び
ローカル制御の切替に使用するＲＥＮ信号の伝送線であ
るＲＥＮ線、データの入出力線ＤＩＯＩ乃至ＤＩ０８線
テータの入出力線、（ＤＩＯ線）上のデータが複数バイ
ト列である時にその終了を示し、又ＡＴＮ線と共に・そ
ラレルホールの実行中であることを示すＥＯＩ信号の伝
送線であるＥＯＩ線が並列に接続されている。

以下の説明ではこの発明を主として第１のバス側の第１
のシステム制御回路を中心にして説明する。第２のバス
側の第２のシステム制御回路にも第１のシステム制御回
路と全く同一の構成の回路が存在する。

ＤＡＶ線２３−１には第１のノぐスドライノ（２４−１
の出力端子と第１のバスレフ−）ぐ２５−１の入力端子
とが接続される。バスドライ−＜２４−１の入力端子ハ
フリップフロアｆ２６のセット端子ｔ、に接続すれ、フ
リツプフロツプ２６の出力端子ｔ（Ｑ）がシステム制御
ＰＬＡ　２１の端子２２−１に接続される。

バスレシーバ２５−１の出力端子はフリラグフロップ２
７のセット端子ｔ、に接続され、フリップフロンｆ２７
の出力端子ｔ（Ｑ）はシステム制御ＰＬＡ２１の端子２
２−２ｎに接続される。又フリップフロンｆ２６及び２
７のリセット端子ｔＲは・システム制御ＰＬＡ　２１の
端子２２−３に接続される。

ＩＦＣ線２３−２には第１のノぐスドライノぐ２４−２
の出力端子と第１の・９スレン−・Ｊ２５−２の入力端
子とが接続される。バストライ・＜２４−２の入力端子
は論理和回路２９の一つの入力端子に接続され、論理和
回路２９の出力端子は端子２２−４に接続される。

又バスレシーバ２５−２の出力端子は論理和回路３０の
一つの入力端子に接続され、この論理和回路３０の出力
端子は端子２２−５に接続される。

ＡＴＮ線２３−３は第１のバスドライ・ぐ２４−３の出
力端子と第１のバスレ７−バ２５−３の入力端子とに接
続される。バスドライ・ぐ２４−３の入力端子は論理和
回路２９の他の入力端子に接続される。一方バスレノー
バ２５−３の出力端子は論理和回路３０の他の入力端子
に接続される。さらにＡＴＮ線２３−３はシステム制御
ＰＬＡ　２１の端子２２−６に接続される。

ＮＲＦＤ線２３線引３第１のバスドライバ２４−４の出
力端子と第１のバスレシーバ２５−４の入力端子とに接
続される。ＮＲＦＤ線２３線引３又システム制御ＰＬＡ
　２１の端子２２−８に接続さｆろ。

ＮＤＡＣ線２３−５は第１のバスドライバ２４−５の出
力端子と第１のバスレシーバ２５−５の入力端子とに接
続されろ。バスドライバ２４−５の入力端子には論理積
回路３１の出力端子が接続され、この論理積回路３１の
一つの入力端子には端子２２−７が接続される。論理積
回路３１の他の入力端子には、第１のシステム制御回路
１１におけるＮＤ　ＡＣ線のバスドライバ入力が与えら
れるよう）で構成される。

複合線２３−６には第１のバスドライバ２４−６の出力
端子と第１のバスレシーバ２５−６の入力端子とが接続
される。又第１のリセット信号発生回路３３の出力端子
が端子２．２−１０に接続される。

さらに端子２２−９は第１のバスドライバ２４−１〜２
４−６及び第１のバスレシーバ２５−１〜２５−６の制
御端子にそれぞれ接続され、端子２２−９からは各バス
ドライバ及びバスレシーバの動作を制御する制御信号が
発せられる。

第２図における各線に接続されるバスドライバ及びバス
レシーバ部分の構成をＤＡＶ線２３−１に接続される第
１のバスドライバ２４−１及び第１（１）　ハフ、し／
−パ２５−１を例に取上げて、その詳細な構成を示した
のが第３図である。

又第２図の複合線２３−６に接続される第１のバスドラ
イバ及び第１のバスレシーバ部分の構成を詳細に示した
のが第４図である。

即ち第１のバスドライバ２４−６の入力端子は、ＮＡＮ
Ｄ回路３５−１乃至３５−１１のそれぞれ一方の入力端
子に接続され、これらのＮＡＮＤ回路の他方の入力端子
には端子２２−９が接続される。一方それぞれのＮＡＮ
Ｄ回路の出力端子には、それぞれ反転回路３６−１乃至
３６−１１の入力端子が接続され、これらの反転回路の
出力端子が第２図の第１のバスレ７−パ２５−６の出力
端子とされる。又各反転回路３６−１乃至３６−１１の
セット端子が第１のバスドライバ２４−６の入力端子に
接続される。

ＮＡＮＤ回路３５−１乃至３５−３の出力端子には、そ
れぞれＳＲＱ線２３−６−１、ＥＯＩ線２３−６−２、
ＲＥＮ線２３−６−３が接続される。又ＮＡＮＤ回路３
５−４乃至３５−１１の出力端子にはそれぞれデータの
人出力線であるＤ１０線２３−６−４乃至２３−６−１
１が接続される。

初期状態においては端子２２−９から供給される制御信
号によってすべてのバスレシーバは能動とされ、バスレ
シーバは送信状態にセットされて℃・る。

第２図の７ステム制御ＰＬＡ　２１は第５Ｊに示すよう
な回路構成となっており、図に示す第】の状態変数ロノ
ックアレイ４１及び第１の出力変数ロジックアレイ４２
はそれぞれ第６図及び第７図に示すような論理回路構成
となっている。第１の状態変数ロジックアレイ４１の入
力線には第１及び第２の７リソゾフロ、プ２７及び２６
の出力端子第１及び第２の論理回路３０及び２９の出力
端子ＮＲＦＤ線２３−４及び第１のリセット信号発生回
路３３の出力端子がそれぞれ接続されている。

第１の状態に数ロノックアレイ４１の出力端側には、例
えばフリップフロツノで構成される保持回路４１−Ｒが
接続され、この保持回路４１は第１の状態変数ロソック
アレイ４１の出力信号を保持し、これらの出力信号を第
１の状態変数ロジックアレイ４１に入力すると共に、こ
れらの出力信号を第１の出力変数ロノックアレイ４２に
入力さセル。第１の出力変数ロノックアレイ４２は第７
図に示す論理回路構成とされ、第１の状態変数ロノック
アレイ４１の出力端子、ＡＴＮ線２２−６、り七、ト信
号発生回路３３の出力端子が対応する入力端子に接続さ
れている。第１の出力変数ロジックアレイ４２からは、
端子２２−９を介してそれぞれのバスドライバ及びバス
レシーバを駆動する駆動信号Ｃ０ＮＴｌ乃至Ｃ０ＮＴ４
が出力される。又第１の出力夏数口ソックアレイ４２か
らはハンドシェイク制御信号が出力される。

第１のシステム制御回路１１は、第１及び第２の７リツ
グ７０ツブ２７；２６の出力信号により第１及び第２の
バスのいずれ側にトーカが存在するかを検出し、又第１
及び第２の論理和回路３０゜２９の出力信号により第１
及び第２のバスのいずれ側にコントローラが存在するか
を検出する。

この検出結果に基ついて第１の７ステム制御回路１１の
第１の出力変数ロノックアレイ４２からは対応する駆動
信号が発せられ、この駆動信号によってそれぞれの状態
に対応して第１のバス側のそれぞれのバスドライバ及び
バスレ／−パが選択駆動される。

この選択駆動によって各種の情報信号の伝送方向が選択
され、且つ第１の出力に数ロノックアレイ４２が出力す
るバンド／エイフ制御信号によって各種の情報信号が伝
送誤りなく、迅速確実に伝送される。

第１の７ステム制御回路１１側でのトーカ検出の動作に
ついて説明する。

例えば第１の電気機器１４−１からデータ信号を第２の
電気機器の所定のものに伝送したいと（・うトーカが出
されて（・ることか確認されると、第１の電気機器１４
−１からのデータ信号が第１のバスへ供給される。第１
のバスに対して有効なデータ信号が送出されると、第１
の電気機ｉｅ：ｉ１４−１がＤＡＶ信号を発し、ＤＡＶ
線２３−１の信号の論理値が０″となる。

バスレシーバ２５−１は初期状態においては送信状態に
セットされているので、このＤＡＶ信号は第１のシステ
ム制御回路１１のフリップフロップ２７に供給され、第
１のシステム制御回路１１の端子２２−２の信号の論理
値が０”となる。第１の／°ステム制御回路１１はフリ
ップフロップ２７の出力端２２−２の信号の論理値が“
０″で、端子２２−６の信号の論理値が１″であること
でａ１のバス側にトーカが存在することを検知する。

第１のバス側にトーカのみが存在する状態では第８図（
４）に示すように端子２２−４．２２−５．２２この場
合には第６図（４）に示す行に信号が現われてこれらの
信号と保持回路４１−Ｒにより第１の状９に数ロジック
アレイ４１に与えられる信号Ｑ４との論理積が論理積回
路４５−４で得られ、この信号が論理和回路４６−５に
与えられ、信号Ｑ。

が保持回路４１−Ｒに保持されている。

このようにこの場合には保持回路４１−Ｒで保持された
信号Ｑ、が第１の出力変数ロジックアレイ４２に与えら
れる。この時出力変数ロジックアレイ４２に供給される
端子２２−６の信号の論理値は第９図（３）に示すよう
に１″であり、又この時端子４８に与えられるＲ３ＴＣ
４信号の論理値はパ１″となり、端子２２−１０に与え
られるＲＳＴ信号の論理値はパ０”とｌろ。端子４８に
与えられるＲ８ＴＣｔ信号は出力変数ロノックアレイの
動作調整のために使用される。この状態では第７図（３
）及び第９図（３）に示すように出力変数ロノックアレ
イ４２からは駆動信号Ｃ０ＮＴ１．　Ｃ０ＮＴ６．　Ｃ
０ＮＴ４が出力される。

これらの駆動信号によってＮＲＦ’Ｄ線２３−４゜ＮＤ
ＡＣ線２３−５はバスドライバ２４−４及び２４−５が
能動状態となり受信状態にセットされる。又バスレシー
バ２５−１が能動状態にされてＤＡＶ線２３−１は送信
状態にセットされ、総合線２３−６はバスレシーバ２５
−１、反転回路３６−４〜３６−１１及び３６−２が能
動状態にセットされろこと：てより、ＤＩＯ線及びＥ引
線が送信状轢にされる。

ＡＴＮ線２３−３、ＩＦＣ線２３−２、ＲＥＮ線２３−
６−３、ＳＲＱ線２３−６−１などの管理線については
、論理和回路２９又は３０の出力の論理値により、第１
もしくは第２のバスのいずれ側にコントローラが存在す
るかの情報によりその方向が設定される。

第２のバス側にトーカが発生した場合の第１のシステム
制御回路の動作を説明する。

第２のシステム制御回路のバスレジ−・＜　２５−１の
出力端子からのＤＡＶ信号が第２及び第１の７ステム制
御回路を介して第１の・マス側のバスドライバ２４−１
の入力端子に与えられる。従って第１のシステム制御回
路の第２のフリップフロップ２６の出力端子２２−１の
信号の論理値が′０″となる。この状態で端子２４の信
号の論理値がＩｔ　ｌ　ＩＩであれば第１のシステム制
御回路には相手側（第２のバス側）にトーカが存在する
ことが記憶される。

相手側（第２のバス側）にトーカが存在することが記憶
されると、第１のシステム制御回路は第１の電気機器の
すべてがデータ受入準備が完了した旨のＮＲＦＤ信号と
データ受信後に第１の電気機器がデータの受信を完了し
た旨のＮＤＡＣ信号を第２の７ステム制御回路に送信す
る必要がある。第１のバス側のＮＲＦＤ線端子２３−４
の信号の論理値が“１″となり、第１のバス側において
すべての電気機器がデータ受入準備が完了したことを確
認した後に第１のシステム制御回路は各線の切換えを行
う。

第８図（５）に示すように状聾変数ロノックアレイの人
力は端子２２−１及び２２−１０の信号の論理値が“０
″で、端子２２−２．２２−４．２２−５　。

２２−８の信号の論理値は°′１″である。この状態で
は第６図で（５）に示す行に信号が現われ、これらの各
信号と信号す、どの論理積が論理積回路４５−５で演算
され、状態変数ロノックアレイ４１からは信号Ｑ４が出
力され、これが保持回路４１−Ｒで保持される。状態変
数ロノックアレイ４１からは信号Ｑ４が出力変数ロジッ
クアレイ４２に入力される。

この状態は第９図（４）に対応し、出力変数ロノ、りア
レイ４２では第７図の（４）に示す行に信号が現われ、
ＡＮＤ回路４５−１０の出力としてＣ０ＮＴ、、　、Ｃ
０ＮＴ３゜Ｃ０ＮＴ４及びＮＤＡＣＣ信号が発せられる
◎これらの信号によってＤＡＶ線２３−１はバスドライ
バ２４−１が能動にセットされて受信状態となる。ＤＩ
Ｏ線及びＥＯＩ線は総合線２３−６ＯＮＡＮＤ回路３５
−２及び３５−４乃至３５−１１が能動にセットされる
ことにより受信状態となる〇又ＮＲＦＤ線２３−４及び
ＮＤＡＣ線２３−５はそれぞれバスレシーバ２５−４及
び２５−５が能動にセットされることによって送信状態
となる。

このようにこの発明では第１のバス側もしくは第２のバ
ス側のいずれかにトーカが存在することが確認されると
、７ステム制御回路がこれを検出し、データ信号線であ
るＤＡＶ線、ＤＩＯ線−ＥＯＩ線及び管理線であるＡＴ
Ｎ線、ＩＦＣ線、ＲＥＮ線、ＳＲＱ線の信号の流れ方向
をそれぞれのバスドライ・９及びバスレシーバを駆動さ
せて制御し、バンドンエーク操作に基づいて迅速な各種
情報信号の伝送を行わせる。

フリップ２０ツブ２６．２７に記憶されるトーカに関す
る情報は、ＡＴＮ線の信号の論理値が°゛０″となると
端子２２−６を通じて端子２２−３にリセット信号が与
えられることにより消去される。

この場合には次にＡＴＮ線の信号の論理値が°】”とな
るまでトーカの検出は行われない。

第１のバス側と第２のバス側との間でトーカが移動する
度に、先にフリップ７０ツゾ２７又は２６の出力端子の
信号の論理値が′０′″になるので、それによってトー
カの方向が判定される。

第１０図は以上に説明したトーカ検出の几めの制御動作
を示すフローチャートであり、図中に使用した符号は第
２図において使用したものと同一の符号を用いている。

　　　　。

第１のバス側にコントローラが存在することを検出する
場合の動作について説明する。

すでに述べたように初期状態においては、第１のバス側
のバスレジ−・−’２５−１乃至２５−６＆−！。

すべて能動にセットされて送信状態となって−・る。

この之め第１のバス側の情報は第１のシステム制御回路
に送り込まれている＠ 第１のバス側にコントローダが成立すると、コントロー
ル装置から発せられる信号によってＡＴＮ線２３−３又
はＩＦＣ線２３−２の信号の論理値が°゛０”となる。

従って論理和回路３０の出力端子＆て接続されている端
子２２−５の信号の論理値が０”となり、第１のバス側
にコントローラが存在し念という情報がシステム制御回
路１１に記憶される。

端子２２−６の信号の論理値が“°０”となってから１
７　Ｓ　ｎ５ｅｃ以内に端子２２−７の信号の論理値が
”　ｏ　”とされ、ＮＤＡＣ線２３−５の信号の論理値
が°゛０”とされ、この状態が２５０μｓｅｃ間保持さ
れる。これは第２のバス側の受入について第１のバス側
のシステム制御回路１１内で迅速に処理を行うために定
められたＮＤＡＣ線を使用した待ち時間動作である。

この状態は第８図（２）に示す状態であって、第１の状
Ｂ７数口ノ、クアレイ４１の端子２２−５゜２２〜ｌＯ
の信号の論理値が０″で、端子２２−４の信号の論理値
が°′１″である。これは第１の状態変数ロジックアレ
イ４１において第６図の（２）に示される行に信号が現
われることに対応し、論理積回路４５−２の出力によっ
て保持回路４１−Ｒに信号Ｑ１が保持されろ。この信号
Ｑ、は第１の状態変数ロジックアレイ４１に入力される
と共に、第１の出力変数ロジックアレイ４２に入力され
る第９図の（５）に示すようにこの場合の第１の状態変
数ロジックアレイ４１の入力が接続される端子２２−６
．２２−１０の信号の論理値は°゛０”で、変数信号Ｑ
１のみが入力されている。これは第７図において（５）
で示す行に信号が現われることを示し。

第１の出力変数ロノックアレイ４２からは論理積回路４
５−１１を介してＣ０ＮＴ、’　、　Ｃ０ＮＴ３．　Ｎ
ＲＦＤＳ信号、　ＤＡＶＦＦＣ信号が出力される。

端子２２−９から発せられるこれらの駆動信号によって
、Ｅ０１線２３−６−２、ＴＦＣ線２３−２、ＡＴＮ線
２３−３、ＲＥＮ線２３−６−３、ＤＡＶ線２３−１、
Ｄ１０ａ２３−６−４乃至２３−６−１１はそれぞレノ
バスレ／−バが能動にセットされることにより送信状寸
に設定される。

一方ＮＲＦＤ線２３−４、ＮＤＡＣ線２３−５、ＳＲＱ
線２３−６−１は、それぞれのバスドライバが能動にセ
ットされるので受信状態に設定される。

ＡＴＮ線２３−３の信号の論理値が１″に戻っても第１
のバス側にコントローラが存在したという情報は第１の
システム制御回路２１に記憶されている。リセット回路
３３からリセット信号が端子２２−１０に与えられると
、第１のシステム制御回路２１のコントローラが存在し
たという情報が消去される。

第２のバス側にコントローラが存在することを検出する
場合の動作について説明する。

第２のバス側においてコントローラが発生し、ＩＦＣ線
もしくはＡＴＮ線の信号の論理値がパ０”となると、こ
の信号が第２のシステム制御回路１５、、　第１のシス
テム制御回路１１を介して伝送され、第１のバス側にお
（・てバスドライバ２４−２もしくは２４−３の入力端
子の信号の論理値が０“となる。従って論理和回路２７
の出力に接続されている端子２２−４の信号の論理値が
パＯ”となり、これが第２のバス側にコントローラが存
在するという情報として７ステム制御回路２１に記憶さ
れる。

第２のバス側にコントローラが存在している動作になる
ように端子２２−９の駆動信号により各バスドライバ及
びバスレシーバを切換える。この状態は第８図にお〜・
て（３）で示されるもので、状態変数ロノックアレイ４
１の入力端子２２−４及び２２−１０の信号の論理値が
“′０”であり、端子２２−５の信号の論理値は１”で
ある。この状態では状態変数ロノックアレイ４１の第６
図に（３）で示す行に信号が発生し、論理積回路４５−
３の出力により論理和回路４６−３を介して信号Ｑ２が
保持回路４１−Ｒに保持される。この信号Ｑ２は第１の
状態変数ロノックアレイ４１に入力されると共に、第１
の出力変数ロジックアレイ４２に入力される。従って第
１の出力変数ロノックアレイ４２は第７図の（６）に示
す行に信号が発生し、論理積回路４５−１２を介してそ
れぞれの論理和回路からＣ０ＮＴ　　、　Ｃ０ＮＴａ及
びＤＡＶＦＦＣ信号が得られる。

これらの駆動信号によってＮＲＦＤ線２３−４、ＮＤＡ
Ｃ線２３−５は、それぞれのバスレシーバが能動にセッ
トされろことにより送信状態に設定される。

ＥＯＩ線２３−６−２、ＩＦＣ線２３−２、ＡＴＮ線２
３−３ＲＥＮ線２３−６−３、ＤＡＹ線２３−１、ＤＩ
Ｏ線２３−６−・１〜２３−６−１１は、それぞれのバ
スドライバが能動にセットされろことにより受信状態に
設定されろ。

ＡＴＮ線２３−３の信号の論理値が°゛ｌ”に戻っでも
、第２のバス側にコントローラが存在したと（・う情報
は第１のシステム制御回路２１に記憶される。リセット
回路３３からリセット信号が端子２２−１０に与えられ
ろと、第２のバス側にコントローラが存在したという情
報が消去される。

第１１図は以上に説明したコントローラ検出動作を示す
フローチャートである。図中の符号は第２図で使用した
符号を用いて℃・る。

以上第１のシステム制御回路側で説明したトーカ検出及
びコントローラ検出して行う各種情報信号の伝送線の伝
送方向の切換制御は、第２のシステム制御回路側でも全
く同様にして行われる。

「発明の効果」 この発明は７ステム制御回路に状態変数ロノツクアレイ
及び出力変数ロジックアレイが論理回路で構成されて設
けられている。又７ステム制御回路にはフリップフロッ
プ及び論理和回路が設けられ、この論理和回路によって
第１及び第２の・望スのいずれ側にコントローラが発生
したかが判定され、又フリ、プフロッデによって第１及
び第２のバスのいずれ側にトーカが発生したかが検出さ
れ、現在いずれ側にトーカが存在するかが判定される。

これらの検出判定出力に基づ（・て状態変数ロノツクア
レイ及び出力変数ロノックアレイがそれぞれに対応する
駆動信号を発し、これらの駆動信号によってそれぞれの
バスドライバもしくはバスレ／−バが能動状態にセット
され、第１及び第２のシステム制御回路間での各種の情
報信号の流れ方向が設定される。

従って全体がＣＰＵを要することなく簡単な回路で小型
化されて構成され、ソフトウェアでの制御が不用であっ
て、且つ確実なハンドシェイク動作が行われ、第１及び
第２の電気機器間で複数のリスナの処理時間に差があっ
ても遅いリスナの速度に合わせて全すスナに各種の情報
信号の伝送を行わせることができる。このようにして伝
送される情報信号により迅速正確にデータの伝送及び電
気機器の制御をシリアル・ぐラレル変換による信号伝播
遅延に影響されずに、又確実なハンドシェイク操作によ
ってデータの欠落やミスデータの発生なしに行わせるこ
とができる。又この発明のＧＰＩＢ伝送回路方式により
、機器１台当りのグープル長を従来のＧＰＩＢ伝送回路
方式での２ｍから２　ｋｍまで延長することが可能とな
る。

以上詳細に説明したようにこの発明によると、回路構成
上ＣＰＬＩを必要とせず全体の回路構成が大幅に小型化
され、且つハンドシェイク操作を伴って迅速正確に遠隔
的に配設された電気機器間でのデータ伝送や装置の制御
を行わせることが可能なＧＰＩＢ伝送回路方式を提供す
ることが可能となる。

【図面の簡単な説明】

第１図はこの発明のＧＰＩＢ伝送回路方式の全体の構成
を示すブロック図、第２図はこの発明のＧＰＩＢ伝送回
路方式の実施例の要部の構成を示すブロック図、第３図
はこの発明のＧＰＩＢ伝送回路方式の実施例におけるバ
スドライバ及びバスレシーバの構成を示す回路図、第４
図はこの発明のＧＰＩＢ伝送回路方式の実施例における
データ伝送線を中・しとした要部の詳細な構成を示すブ
ロック図、第５図はこの発明のＧＰＩＢ伝送回路方式の
実施例におけるシステム制御回路の状態変数ロノックア
レイと出力変数ロジックアレイ部分の構成を示すブロッ
ク図、第６図はこの発明の実施例における状態変数ロノ
ックアレイの構成を示す回路図、第７図はこの発明の実
施例における出力に数ロノソクアレイの構成を示す回路
図、第８図はこの発明の実施例における状態変数ロノッ
クアレイの入出力信号を示す図、第９図はこの発明の実
施例における出力変数ロノックアレイの入出力信号を示
す図、第１０図はこの発明におけるトーカ検出の制御状
態を示すフロチャート、第１１図はこの発明（（おける
コントローラ検出の制御状態を示すフローチャートであ
る。 ９：第２のコントローラ装置、１０：第１のコントロー
ラ装置、１１：第１のシステム制御回路、１３−１．１
３−２：第１のバス、１４−１〜１４−５−第１の電気
機器、１５：第２のシステム制御回路、１７−１．１７
−２：第２のバス、１８−１〜１８−５：第２の電気機
器、１９，２０：信号線、２２−１〜２２−１０：端子
、２４−１．２４−２・・・：バスドライバ、２５−１
．２５−２・・・：バスレ：／　＝Ｚ、２６　、２７　
：フリップフロップ、２９．３０：論理和回路、３３：
リセット信号発生回路、４１：状態変数ロソツクアレイ
、４２：出力変数ロノックアレイ。

Claims (1)

【特許請求の範囲】
1. （１）第１の電気機器と第１のコントローラ装置とが第
   １のバスに接続され、第２の電気機器と第２のコントロ
   ーラ装置とが第２のバスに接続され前記第１のバスは第
   １のバスレシーバ及び第１のバスドライバを介して第１
   のシステム制御回路に接続され、前記第２のバスは第２
   のバスレシーバ及び第２のバスドライバを介して第２の
   システム制御回路に接続され、前記第１及び第２のシス
   テム制御回路間が信号線で接続され、この信号線を通し
   て前記第１の電気機器と前記第２の電気機器間で情報信
   号の伝送が行われるＧＰＩＢ伝送回路方式において、前
   記第１のシステム制御回路には前記第１もしくは第２の
   バス側にデータ有効信号が発生したことをそれぞれ検知
   する第１及び第２のフリップフロップ及び前記第１もし
   くは第２のバス側にコントローラが発生したことをそれ
   ぞれ検知する第１及び第２の論理和回路が設けられ、前
   記第１のシステム制御回路には第１の状態変数ロジック
   アレイ及び第１の出力変数ロジックアレイが設けられ、
   この第１の状態変数ロジックアレイの対応する入力線に
   は前記第１及び第２のフリップフロップの出力端子、前
   記第１及び第２の論理和回路の出力端子、前記第１のバ
   スの受入準備完了信号線及び第１のリセット信号発生回
   路の出力端子がそれぞれ接続され、これらの入力線の信
   号の論理値に対応して前記第１の状態変数ロジックアレ
   イから出力される状態変数信号を保持し、これらの状態
   変数信号を前記第１の状態変数ロジックアレイに入力さ
   せ、且つ前記第１の出力変数ロジックアレイに入力する
   第１の保持回路が前記第１の状態変数ロジックアレイの
   出力端側に接続され、前記第１の出力変数ロジックアレ
   イの対応する入力線には前記第１の状態変数ロジックア
   レイからの前記状態変数信号出力線、前記第１のバス側
   のコントローラ発生信号線、前記第１のリセット信号発
   生回路の出力端子がそれぞれ接続され、前記第１の出力
   変数ロジックアレイからは前記第１のバスドライバ及び
   バスレシーバを駆動する駆動信号及びハンドシェイク制
   御信号が出力されるように構成され、前記第２のシステ
   ム制御回路には前記第２もしくは第１のバス側にデータ
   有効信号が発生したことをそれぞれ検知する第１及び第
   ２のフリップフロップ及び前記第２もしくは第１のバス
   側にコントローラが発生したことをそれぞれ検知する第
   １及び第２の論理回路が設けられ、前記第２のシステム
   制御回路には第２の状態変数ロジックアレイ及び第２出
   力変数ロジックアレイが設けられ、この第２の状態変数
   ロジックアレイの対応する入力線には前記第１及び第２
   のフリップフロップの出力端子、前記第１及び第２の論
   理和回路の出力端子、前記第２のバスの受入準備完了信
   号線及び第２のリセット信号発生回路の出力端子がそれ
   ぞれ接続され、これらの入力線の信号の論理値に対応し
   て前記第２の状態変数ロジックアレイから出力される状
   態変数信号を保持し、これらの状態変数信号を前記第２
   の状態変数ロジックアレイに入力させ、且つ前記第２の
   出力変数ロジックアレイに入力する第２の保持回路が前
   記第２の状態変数ロジックアレイの出力端に接続され、
   前記第２の出力変数ロジックアレイの対応する入力線に
   は前記第２の状態変数ロジックアレイからの前記状態変
   数信号出力線、前記第２のバス側のコントローラ発生信
   号線、前記第２のリセット信号発生回路の出力端子、前
   記第２のリセット信号発生回路の出力端子がそれぞれ接
   続され、前記第２の出力変数ロジックアレイからは前記
   第２のバスドライバ及びバスレシーバを駆動する駆動信
   号及びハンドシェイク制御信号が出力されるように構成
   されていることを特徴とするＧＰＩＢ伝送回路方式。