JPS62100000A - 記憶回路装置 - Google Patents
記憶回路装置Info
- Publication number
- JPS62100000A JPS62100000A JP60239705A JP23970585A JPS62100000A JP S62100000 A JPS62100000 A JP S62100000A JP 60239705 A JP60239705 A JP 60239705A JP 23970585 A JP23970585 A JP 23970585A JP S62100000 A JPS62100000 A JP S62100000A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- terminal
- cell
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔陀朶上の利用分野〕
本発明は記憶装置に関し、特に記憶回路装置の不良解祈
等の試験容易化技術に関する。
等の試験容易化技術に関する。
第２図は、従来のこの棹の記憶回路装Ｗの例である。こ
こでは、ＭＯ８型也界効果トランジスタ（略してＭ（Ｊ
Ｓトランジスタ）を１史用した櫓き込み、絖み出しの可
能な記憶回路装置（略してｌｉ、 Ａ Ｍ ）を例にし
て説明するが、バイポーラ型トランジスタを利用した回
路でも同様である。
こでは、ＭＯ８型也界効果トランジスタ（略してＭ（Ｊ
Ｓトランジスタ）を１史用した櫓き込み、絖み出しの可
能な記憶回路装置（略してｌｉ、 Ａ Ｍ ）を例にし
て説明するが、バイポーラ型トランジスタを利用した回
路でも同様である。
何方向および列方向の多数の記憶素子（以下セルと呼ぶ
）４００と、行方向のセルを】′ぺ択する１８号轟（以
下ワード線と叶ぷ）ＷＬＩ、ＷＬ２．・・・。
）４００と、行方向のセルを】′ぺ択する１８号轟（以
下ワード線と叶ぷ）ＷＬＩ、ＷＬ２．・・・。
Ｗシ２′１、列方向のセルを）Ｂ択する信号ηが（以下
ビット線と呼ぶ）８０１，８０２と、アドレスＡＩ。
ビット線と呼ぶ）８０１，８０２と、アドレスＡＩ。
Ａ２． Ａ３． ・＝、 ｔ％Ｌｎのデコーダ１００と
、記憶情報を凡１〜１１４に出力するＪＣみ出し２回路
（以下センス回路と呼ぶ）７００と、情報を入力する端
子Ｗｌ−Ｗ４をセ）ｖ ４００ Ｋ ｉｕき込む回路６
０゜と、その回路を制愼）する堪号Ｗ１・）およびビッ
ト線８０１．８０２の負荷トランジスタ３００とにより
構成されていた。
、記憶情報を凡１〜１１４に出力するＪＣみ出し２回路
（以下センス回路と呼ぶ）７００と、情報を入力する端
子Ｗｌ−Ｗ４をセ）ｖ ４００ Ｋ ｉｕき込む回路６
０゜と、その回路を制愼）する堪号Ｗ１・）およびビッ
ト線８０１．８０２の負荷トランジスタ３００とにより
構成されていた。
ここで、セル４００に便用される回路の例を第３図およ
び弔４Ｌ８Ｉに示す。
び弔４Ｌ８Ｉに示す。
第３図はｎ Ｍ ＯＳ型トランジスタＱ！ 、 （ｈ
と抵抗１ｔ１．Ｒｚを使用したスタティック型と呼ば
れるセルのクリである。第４図はｎ Ｍ ＯＳ型トラン
ジスタＱ＋ 、Ｑ２とＰへ１０８型トランジスタＱｓｔ
Ｑ４により構成される相補型ＭＯＳトランジスタセルの
？ｌＪである。どちらの例もトランスファゲートと呼は
れるｎＭＯ８型Ｏ８ンジスタを介してビット６８０１，
８０２に接続されている。
と抵抗１ｔ１．Ｒｚを使用したスタティック型と呼ば
れるセルのクリである。第４図はｎ Ｍ ＯＳ型トラン
ジスタＱ＋ 、Ｑ２とＰへ１０８型トランジスタＱｓｔ
Ｑ４により構成される相補型ＭＯＳトランジスタセルの
？ｌＪである。どちらの例もトランスファゲートと呼は
れるｎＭＯ８型Ｏ８ンジスタを介してビット６８０１，
８０２に接続されている。
上述した従来の記憶回路装置は、様々な回路が存在する
ため、回路の動作試験で不良が発見された場合、その不
良個所を特定するのに非席洗多くの時間を責やさなけれ
はならないという欠点があった。例えは、第２図の回路
で、あるアドレスＡ１．Ａ２．Ａ３． ・−、Ａｎで選
択されるセル４００に入力情報Ｗｌ−Ｗ４を制御信号Ｗ
ｆ！Ｊにより覗き込み、その後センス回路７００より出
力Ｒ１〜Ｒ４＆？ｔ＆み出すという動作を例に取ってみ
ても、希望する出力情報が出てこない時には、その不良
個順かどこにあるのか、デコーダ１００や書き込み回路
６００などの入力系なのか、センス回路７００などの出
力系なのか、あるいはセル４００そのものが悪いのか分
る１でには莫大な時間と労力を要することがしばしばで
あった。場合によってはまった（不良個盾が分らないと
いうこともあった、 〔問題点を解決するための手段〕 本発明は、行デコーダドライバと、その出力信号！（ワ
ード線）と列方向のビット線とに接続された記憶素子マ
ド１１クスと、この記憶素子の記憶情報を読み出す回路
（センス回路）と、Ｋｉ憶素子に情報な嵜き込む回路と
を伺えたＡｌ１憶匹路装置において、ビット線に揺枕さ
れた試験用軌み出し専用セルと、この読み出し専、用セ
ルを選択するバ駄用信号線とを有している。
ため、回路の動作試験で不良が発見された場合、その不
良個所を特定するのに非席洗多くの時間を責やさなけれ
はならないという欠点があった。例えは、第２図の回路
で、あるアドレスＡ１．Ａ２．Ａ３． ・−、Ａｎで選
択されるセル４００に入力情報Ｗｌ−Ｗ４を制御信号Ｗ
ｆ！Ｊにより覗き込み、その後センス回路７００より出
力Ｒ１〜Ｒ４＆？ｔ＆み出すという動作を例に取ってみ
ても、希望する出力情報が出てこない時には、その不良
個順かどこにあるのか、デコーダ１００や書き込み回路
６００などの入力系なのか、センス回路７００などの出
力系なのか、あるいはセル４００そのものが悪いのか分
る１でには莫大な時間と労力を要することがしばしばで
あった。場合によってはまった（不良個盾が分らないと
いうこともあった、 〔問題点を解決するための手段〕 本発明は、行デコーダドライバと、その出力信号！（ワ
ード線）と列方向のビット線とに接続された記憶素子マ
ド１１クスと、この記憶素子の記憶情報を読み出す回路
（センス回路）と、Ｋｉ憶素子に情報な嵜き込む回路と
を伺えたＡｌ１憶匹路装置において、ビット線に揺枕さ
れた試験用軌み出し専用セルと、この読み出し専、用セ
ルを選択するバ駄用信号線とを有している。
第１図は本発明の実施例である。
本実ｍ例Ｇ！、ｒ；ｙ −トｘ＋ｖｖ Ｌ １ 、 Ｗ
Ｌ ２．−、 Ｗｌ、 ２”とビット線８０１，８０２
に接Ｍされた多数のセル４００ と、アドレスＡ Ｉ、
Ａ２＋ Ａ３．−、Ａｎ のデコーダ１００と、セ
ンス回路７００と、端子Ｗ１〜Ｗ４により入力される情
報をセル４００に制御信号Ｗｇにより書き込む回路６０
０と、ビット線の負荷トランジスタ３００と、ビット＋
ｉに接続され、かつ試験用の絖み出し専用セル５０１゜
５０２と、このセルを選択するための試験用信号＆９０
１，９０２と、ｉｉｔｎＭ４端子Ｔ １ 、 Ｔ ２
、！：、この端子と前述のデコーダｌＯＯの出力１０１
とを入力とし、’７− ）’ｉＷＬ ｌ 、 ＷＬ ２
．−、 ＷＬ ２ ｎ全制御するゲート２０２とから構
成されている。
Ｌ ２．−、 Ｗｌ、 ２”とビット線８０１，８０２
に接Ｍされた多数のセル４００ と、アドレスＡ Ｉ、
Ａ２＋ Ａ３．−、Ａｎ のデコーダ１００と、セ
ンス回路７００と、端子Ｗ１〜Ｗ４により入力される情
報をセル４００に制御信号Ｗｇにより書き込む回路６０
０と、ビット線の負荷トランジスタ３００と、ビット＋
ｉに接続され、かつ試験用の絖み出し専用セル５０１゜
５０２と、このセルを選択するための試験用信号＆９０
１，９０２と、ｉｉｔｎＭ４端子Ｔ １ 、 Ｔ ２
、！：、この端子と前述のデコーダｌＯＯの出力１０１
とを入力とし、’７− ）’ｉＷＬ ｌ 、 ＷＬ ２
．−、 ＷＬ ２ ｎ全制御するゲート２０２とから構
成されている。
ここで、セル５０１は、第５図に示すように、ｎ〜１０
Ｓ型トランジスタＱ１のドレインかビット線８０１に、
試験用信号線９０１がゲートに、ソースが接地線５０３
に接続されている。Ｐ＋様に、セル５０２はｎＭＯ８型
トランジスタＱ、のドレインがビット線８０２に、試験
用信号線９０２がゲートに、ソースが接地５０３に接続
されている。
Ｓ型トランジスタＱ１のドレインかビット線８０１に、
試験用信号線９０１がゲートに、ソースが接地線５０３
に接続されている。Ｐ＋様に、セル５０２はｎＭＯ８型
トランジスタＱ、のドレインがビット線８０２に、試験
用信号線９０２がゲートに、ソースが接地５０３に接続
されている。
このセルは、いわゆるＲＯＭと呼ばれる読み出し専用の
記憶回路で使われるものである。
記憶回路で使われるものである。
？！４６図はＰ型のシリコン半導体基板５００にセル５
０１，５０２を構成した例である。第６図は２層金属配
線工程を想定しており、試験用信号線９０１．９０２は
ポリシリコン配線、接地１ｓｏ３は第１層配線、ビット
線８０１，８０２は第２ＮＪ配線、５０４はｎ＋型型数
散層５０５は拡散７ｍ５０４と第１層配線とのコンタク
ト孔、５０６は第ｌｊ憎配縁と第２層配線とのスルーホ
ール、５０７はコンタクト孔５０５にかぶせる第１層配
線である。
０１，５０２を構成した例である。第６図は２層金属配
線工程を想定しており、試験用信号線９０１．９０２は
ポリシリコン配線、接地１ｓｏ３は第１層配線、ビット
線８０１，８０２は第２ＮＪ配線、５０４はｎ＋型型数
散層５０５は拡散７ｍ５０４と第１層配線とのコンタク
ト孔、５０６は第ｌｊ憎配縁と第２層配線とのスルーホ
ール、５０７はコンタクト孔５０５にかぶせる第１層配
線である。
第１図の実施例の動作は以下のようになる。先ず１．ｄ
Ｍ用端子ＴＩ、 Ｔ２ は高レベルにしてお（。
Ｍ用端子ＴＩ、 Ｔ２ は高レベルにしてお（。
アドレスデコーダ１００によって選択されたセル列４０
０への正規の書き込み、読み出し動作の試験を行う。こ
の試験が不良になった場合には、試験用端子Ｔ１ないし
はＴ２を低レベルにする。こうすると、２０２のＮＡＮ
Ｄゲートのためワード、１ＷＬｌ、ＷＬ２．−、ＷＬ２
ｎはどれもｘ択さｈな（なり、５０１か５０２ のどち
らかのセルの情報が出力される。ＴＩが低レベル、Ｔ２
が高レベルの時に、出力Ｒ１〜Ｒ４は低レベル、その逆
にＴｌが篩レベル、Ｔ２が低レベルの時に１出力１４１
〜Ｒ４は高レベルとなればセンス回路７００は正常であ
り、それ以外の時にはセンス回路ないしはビット線の負
荷トランジスタ３００の不良であると判断することかで
きる。すなわち、不良個所が入力回路系にあるのか、出
力回路系にあるのか区別することができるのである。
０への正規の書き込み、読み出し動作の試験を行う。こ
の試験が不良になった場合には、試験用端子Ｔ１ないし
はＴ２を低レベルにする。こうすると、２０２のＮＡＮ
Ｄゲートのためワード、１ＷＬｌ、ＷＬ２．−、ＷＬ２
ｎはどれもｘ択さｈな（なり、５０１か５０２ のどち
らかのセルの情報が出力される。ＴＩが低レベル、Ｔ２
が高レベルの時に、出力Ｒ１〜Ｒ４は低レベル、その逆
にＴｌが篩レベル、Ｔ２が低レベルの時に１出力１４１
〜Ｒ４は高レベルとなればセンス回路７００は正常であ
り、それ以外の時にはセンス回路ないしはビット線の負
荷トランジスタ３００の不良であると判断することかで
きる。すなわち、不良個所が入力回路系にあるのか、出
力回路系にあるのか区別することができるのである。
以上説明したように本発明は、正規に情報を省き込んだ
り、読み出したりする記憶セルとは違った、試験用の読
み出し専用セルをビット線に接続し、そのセルを選択す
る試験用信号線を設けることにより、もし記憶回路装置
に不良があった時、その解析に安する時間を大１−に短
縮できるという効果がある。
り、読み出したりする記憶セルとは違った、試験用の読
み出し専用セルをビット線に接続し、そのセルを選択す
る試験用信号線を設けることにより、もし記憶回路装置
に不良があった時、その解析に安する時間を大１−に短
縮できるという効果がある。
第１図は本発明の記憶回路装置のＭＯ８型トランジスタ
を利用した回路例、第２図は従来の記憶回路装置の回路
例、第３図はｎＭＯ８型Ｏ８ンジスタと抵抗を使ったス
タティック型記憶セル、第４図は相補型ＭＯＳトランジ
スタを使ったスタティック型記憶セル、第５図はｎ Ｍ
ＯＳ 型トランジスタを使った読み出し専用の記憶セ
ルの回路、第６図は第５図の回路を半導体基板上に作製
した場合の上面図である。 ＡＩ、Ａ２．Ａ３．・・・、Ａｎ・・・・・・アドレス
、Ｗ１〜Ｗ４・・・・・・情報入力端子、Ｒｌ−Ｉ（４
・・・・・・情報出力端子、ＷＥ・・・・・・書き込み
制御信号、′ｒ１゜Ｔ２・・・・・・試験用信号端子、
ＷＬＩ、ＷＬ２．・・・。 ＷＬ２ｎ−−’７−）”ｉ、８０１，８０２・−＝ピッ
）〜、１００・・・・・・アドレスデコーダ、１０１・
・・・・・アドレスデコーダ出力、２０２・・・・・・
３人力ＮＡＮＤゲート、３００・・・・・・ビット線負
荷トランジスタ、４００・・・・・・書き込み、読み出
し用記憶セル、５０１゜５０２・・・・・・試験用読み
出し専用記憶セル、６００・・・・・・舎き込み回路、
７００・・・・・・センス回路、９０１゜９０２・・・
・・・試験用４７３号線。 代理人 弁理士 内 原 ｌ・ ゛・８ ｌ 図 繭２図 ａ ｉ 鴻４図 偽乙図
を利用した回路例、第２図は従来の記憶回路装置の回路
例、第３図はｎＭＯ８型Ｏ８ンジスタと抵抗を使ったス
タティック型記憶セル、第４図は相補型ＭＯＳトランジ
スタを使ったスタティック型記憶セル、第５図はｎ Ｍ
ＯＳ 型トランジスタを使った読み出し専用の記憶セ
ルの回路、第６図は第５図の回路を半導体基板上に作製
した場合の上面図である。 ＡＩ、Ａ２．Ａ３．・・・、Ａｎ・・・・・・アドレス
、Ｗ１〜Ｗ４・・・・・・情報入力端子、Ｒｌ−Ｉ（４
・・・・・・情報出力端子、ＷＥ・・・・・・書き込み
制御信号、′ｒ１゜Ｔ２・・・・・・試験用信号端子、
ＷＬＩ、ＷＬ２．・・・。 ＷＬ２ｎ−−’７−）”ｉ、８０１，８０２・−＝ピッ
）〜、１００・・・・・・アドレスデコーダ、１０１・
・・・・・アドレスデコーダ出力、２０２・・・・・・
３人力ＮＡＮＤゲート、３００・・・・・・ビット線負
荷トランジスタ、４００・・・・・・書き込み、読み出
し用記憶セル、５０１゜５０２・・・・・・試験用読み
出し専用記憶セル、６００・・・・・・舎き込み回路、
７００・・・・・・センス回路、９０１゜９０２・・・
・・・試験用４７３号線。 代理人 弁理士 内 原 ｌ・ ゛・８ ｌ 図 繭２図 ａ ｉ 鴻４図 偽乙図
Claims (1)
- 行デコーダドライバと、その出力信号線（ワード線）と
列方向のビット線とに接続された記憶素子マトリクスと
、該記憶素子の記憶情報を読み出す回路（センス回路）
と、前記記憶素子に情報を書き込む回路とを備えた記憶
回路装置において、前記ビット線に接続された試験用読
み出し専用セルと、該読み出し専用セルを選択する試験
用信号線とを有することを特徴とする記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239705A JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239705A JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62100000A true JPS62100000A (ja) | 1987-05-09 |
| JPH077600B2 JPH077600B2 (ja) | 1995-01-30 |
Family
ID=17048694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239705A Expired - Lifetime JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077600B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914838A (ja) * | 1982-07-16 | 1984-01-25 | オリンパス光学工業株式会社 | 光源装置 |
-
1985
- 1985-10-25 JP JP60239705A patent/JPH077600B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914838A (ja) * | 1982-07-16 | 1984-01-25 | オリンパス光学工業株式会社 | 光源装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077600B2 (ja) | 1995-01-30 |
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