JPH077600B2 - 記憶回路装置 - Google Patents
記憶回路装置Info
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- JPH077600B2 JPH077600B2 JP60239705A JP23970585A JPH077600B2 JP H077600 B2 JPH077600 B2 JP H077600B2 JP 60239705 A JP60239705 A JP 60239705A JP 23970585 A JP23970585 A JP 23970585A JP H077600 B2 JPH077600 B2 JP H077600B2
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- circuit
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- cells
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Links
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Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置に関し、特に記憶回路装置の不良解析
等の試験容易化技術に関する。
等の試験容易化技術に関する。
第２図は、従来のこの種の記憶回路装置の例である。こ
こでは、MOS型電界効果トランジスタ（略してMOSトラン
ジスタ）を使用した書き込み、読み出しの可能な記憶回
路装置（略してRAM）を例にして説明するが、バイポー
ラ型トランジスタを利用した回路でも同様である。
こでは、MOS型電界効果トランジスタ（略してMOSトラン
ジスタ）を使用した書き込み、読み出しの可能な記憶回
路装置（略してRAM）を例にして説明するが、バイポー
ラ型トランジスタを利用した回路でも同様である。
行方向および列方向の多数の記憶素子（以下セルと呼
ぶ）400と、行方向のセルを選択する信号線（以下ワー
ド線と呼ぶ）WL1,WL2,…,WL2ｎ、列方向のセルを選択す
る信号線（以下ビット線と呼ぶ）801,802と、アドレスA
1,A2,A3,…,Anのデコーダ100と、記憶情報をR1〜R4に出
力する読み出し回路（以下センス回路と呼ぶ）700と、
情報を入力する端子W1〜W4をセル400に書き込む回路600
と、その回路を制御する信号▲▼およびビット線80
1,802の負荷トランジスタ300とにより構成されていた。
ぶ）400と、行方向のセルを選択する信号線（以下ワー
ド線と呼ぶ）WL1,WL2,…,WL2ｎ、列方向のセルを選択す
る信号線（以下ビット線と呼ぶ）801,802と、アドレスA
1,A2,A3,…,Anのデコーダ100と、記憶情報をR1〜R4に出
力する読み出し回路（以下センス回路と呼ぶ）700と、
情報を入力する端子W1〜W4をセル400に書き込む回路600
と、その回路を制御する信号▲▼およびビット線80
1,802の負荷トランジスタ300とにより構成されていた。
ここで、セル400に使用される回路の例を第３図および
第４図に示す。
第４図に示す。
第３図はnMOS型トランジスタQ1,Q2と抵抗R1,R2を使用し
たスタティック型と呼ばれるセルの例である。第４図は
nMOS型トランジスタQ1,Q2とPMOS型トランジスタQ3,Q4に
より構成される相補型MOSトランジスタセルの例であ
る。どちらの例もトランスファゲートと呼ばれるnMOS型
トランジスタを介してビット線801,802に接続されてい
る。
たスタティック型と呼ばれるセルの例である。第４図は
nMOS型トランジスタQ1,Q2とPMOS型トランジスタQ3,Q4に
より構成される相補型MOSトランジスタセルの例であ
る。どちらの例もトランスファゲートと呼ばれるnMOS型
トランジスタを介してビット線801,802に接続されてい
る。
上述した従来の記憶回路装置は、様々な回路が存在する
ため、回路の動作試験で不良が発見された場合、その不
良個所を特定するのに非常に多くの時間を費やさなけれ
ばならないという欠点があった。例えば、第２図の回路
で、あるアドレスA1,A2,A3,…,Anで選択されるセル400
に入力情報W1〜W4を制御信号▲▼により書き込み、
その後センス回路700より出力R1〜R4に読み出すという
動作を例に取ってみても、希望する出力情報が出てこな
い時には、その不良個所がどこにあるのか、デコーダ10
0や書き込み回路600などの入力系なのか、センス回路70
0などの出力系なのか、あるいはセル400そのものが悪い
のか分るまでには莫大な時間と労力を要することがしば
しばであった。場合によってはまったく不良個所が分ら
ないということもあった。
ため、回路の動作試験で不良が発見された場合、その不
良個所を特定するのに非常に多くの時間を費やさなけれ
ばならないという欠点があった。例えば、第２図の回路
で、あるアドレスA1,A2,A3,…,Anで選択されるセル400
に入力情報W1〜W4を制御信号▲▼により書き込み、
その後センス回路700より出力R1〜R4に読み出すという
動作を例に取ってみても、希望する出力情報が出てこな
い時には、その不良個所がどこにあるのか、デコーダ10
0や書き込み回路600などの入力系なのか、センス回路70
0などの出力系なのか、あるいはセル400そのものが悪い
のか分るまでには莫大な時間と労力を要することがしば
しばであった。場合によってはまったく不良個所が分ら
ないということもあった。
本発明は、行デコーダドライバと、その出力信号線（ワ
ード線）と列方向のビット線と接続された記憶素子マト
リクスと、この記憶素子の記憶情報を読み出す回路（セ
ンス回路）と、記憶素子に情報を書き込む回路とを備え
た記憶回路装置において、ビット線に接続された試験用
読み出し専用セルと、この専用セルを選択する試験用信
号線とを有している。
ード線）と列方向のビット線と接続された記憶素子マト
リクスと、この記憶素子の記憶情報を読み出す回路（セ
ンス回路）と、記憶素子に情報を書き込む回路とを備え
た記憶回路装置において、ビット線に接続された試験用
読み出し専用セルと、この専用セルを選択する試験用信
号線とを有している。
第１図は本発明の実施例である。
本実施例は、ワード線WL1,WL2,…,WL2ｎとビット線801,
802に接続された多数のセル400と、アドレスA1,A2,A3,
…,Anのデコーダ100と、センス回路700と、端子W1〜W4
により入力される情報をセル400に制御信号▲▼に
より書き込む回路600と、ビット線の負荷トランジスタ3
00と、ビット線に接続され、かつ試験用の読み出し専用
セル501,502と、このセルを選択するための試験用信号
線901,902と、試験用端子T1,T2と、この端子と前述のデ
コーダ100の出力101とを入力とし、ワード線WL1,WL2,
…,WL2ｎを制御するゲート202とから構成されている。
802に接続された多数のセル400と、アドレスA1,A2,A3,
…,Anのデコーダ100と、センス回路700と、端子W1〜W4
により入力される情報をセル400に制御信号▲▼に
より書き込む回路600と、ビット線の負荷トランジスタ3
00と、ビット線に接続され、かつ試験用の読み出し専用
セル501,502と、このセルを選択するための試験用信号
線901,902と、試験用端子T1,T2と、この端子と前述のデ
コーダ100の出力101とを入力とし、ワード線WL1,WL2,
…,WL2ｎを制御するゲート202とから構成されている。
ここで、セル501は、第５図に示すように、nMOS型トラ
ンジスタQ1のドレインがビット線801に、試験用信号線9
01がゲートに、ソースが接地線503に接続されている。
同様に、セル502はnMOS型トランジスタQ2のドレインが
ビット線802に、試験用信号線902がゲートに、ソースが
接地503に接続されている。このセルは、いわゆるROMと
呼ばれる読み出し専用の記憶回路で使われるものであ
る。
ンジスタQ1のドレインがビット線801に、試験用信号線9
01がゲートに、ソースが接地線503に接続されている。
同様に、セル502はnMOS型トランジスタQ2のドレインが
ビット線802に、試験用信号線902がゲートに、ソースが
接地503に接続されている。このセルは、いわゆるROMと
呼ばれる読み出し専用の記憶回路で使われるものであ
る。
第６図はＰ型のシリコン半導体基板500にセル501,502を
構成した例である。第６図は２属金属配線工程を想定し
ており、試験用信号線901,902はポリシリコン配線、接
地線503は第１層配線、ビット線801,802は第２層配線、
504はn+型拡散層、505は拡散層504と第１層配線とのコ
ンタクト孔、506は第１層配線と第２層配線とのスルー
ホール、507はコンタクト孔505にかぶせる第１層配線で
ある。
構成した例である。第６図は２属金属配線工程を想定し
ており、試験用信号線901,902はポリシリコン配線、接
地線503は第１層配線、ビット線801,802は第２層配線、
504はn+型拡散層、505は拡散層504と第１層配線とのコ
ンタクト孔、506は第１層配線と第２層配線とのスルー
ホール、507はコンタクト孔505にかぶせる第１層配線で
ある。
第１図の実施例の動作は以下のようになる。先ず、試験
用端子T1,T2は高レベルにしておく。アドレスデコーダ1
00によって選択されたセル列400への正規の書き込み、
読み出し動作の試験を行う。この試験が不良になった場
合には、試験用端子T1ないしはT2を低レベルにする。こ
うすると、202のNANDゲートのためワード線WL1,WL2,…,
WL2ｎはどれも選択されなくなり、501か502のどちらか
のセルの情報が出力される。T1が低レベル、T2が高レベ
ルの時に、出力R1〜R4は低レベル、その逆にT1が高レベ
ル、T2が低レベルの時に、出力R1〜R4は高レベルとなれ
ばセンス回路700は正常であり、それ以外の時にはセン
ス回路ないしはビット線の負荷トランジスタ300の不良
であると判断することができる。すなわち、不良個所が
入力回路系にあるのか、出力回路系にあるのか区別する
ことができるのである。
用端子T1,T2は高レベルにしておく。アドレスデコーダ1
00によって選択されたセル列400への正規の書き込み、
読み出し動作の試験を行う。この試験が不良になった場
合には、試験用端子T1ないしはT2を低レベルにする。こ
うすると、202のNANDゲートのためワード線WL1,WL2,…,
WL2ｎはどれも選択されなくなり、501か502のどちらか
のセルの情報が出力される。T1が低レベル、T2が高レベ
ルの時に、出力R1〜R4は低レベル、その逆にT1が高レベ
ル、T2が低レベルの時に、出力R1〜R4は高レベルとなれ
ばセンス回路700は正常であり、それ以外の時にはセン
ス回路ないしはビット線の負荷トランジスタ300の不良
であると判断することができる。すなわち、不良個所が
入力回路系にあるのか、出力回路系にあるのか区別する
ことができるのである。
以上説明したように本発明は、正規に情報を書き込んだ
り、読み出したりする記憶セルとは違った、試験用の読
み出し専用セルをビット線に接続し、そのセルを選択す
る試験用信号線を設けることにより、もし記憶回路装置
に不良があった時、その解析に要する時間を大幅に短縮
できるという効果がある。
り、読み出したりする記憶セルとは違った、試験用の読
み出し専用セルをビット線に接続し、そのセルを選択す
る試験用信号線を設けることにより、もし記憶回路装置
に不良があった時、その解析に要する時間を大幅に短縮
できるという効果がある。
第１図は本発明の記憶回路装置のMOS型トランジスタを
利用した回路例、第２図は従来の記憶回路装置の回路
例、第３図はnMOS型トランジスタと抵抗を使ったスタテ
ィック型記憶セル、第４図は相補型MOSトランジスタを
使ったスタティック型記憶セル、第５図はnMOS型トラン
ジスタを使った読み出し専用の記憶セルの回路、第６図
は第５図の回路を半導体基板上に作製した場合の上面図
である。 A1,A2,A3,…,An……アドレス、W1〜W4……情報入力端
子、R1〜R4……情報出力端子、▲▼……書き込み制
御信号、T1,T2……試験用信号端子、WL1,WL2,…,WL2ｎ
……ワード線、801,802……ビット線、100……アドレス
デコーダ、101……アドレスデコーダ出力、202……３入
力NANDゲート、300……ビット線負荷トランジスタ、400
……書き込み、読み出し用記憶セル、501,502……試験
用読み出し専用記憶セル、600……書き込み回路、700…
…センス回路、901,902……試験用信号線。
利用した回路例、第２図は従来の記憶回路装置の回路
例、第３図はnMOS型トランジスタと抵抗を使ったスタテ
ィック型記憶セル、第４図は相補型MOSトランジスタを
使ったスタティック型記憶セル、第５図はnMOS型トラン
ジスタを使った読み出し専用の記憶セルの回路、第６図
は第５図の回路を半導体基板上に作製した場合の上面図
である。 A1,A2,A3,…,An……アドレス、W1〜W4……情報入力端
子、R1〜R4……情報出力端子、▲▼……書き込み制
御信号、T1,T2……試験用信号端子、WL1,WL2,…,WL2ｎ
……ワード線、801,802……ビット線、100……アドレス
デコーダ、101……アドレスデコーダ出力、202……３入
力NANDゲート、300……ビット線負荷トランジスタ、400
……書き込み、読み出し用記憶セル、501,502……試験
用読み出し専用記憶セル、600……書き込み回路、700…
…センス回路、901,902……試験用信号線。
Claims (1)
- 【請求項１】複数のワード線、複数のビット線ならびに
これらワード線およびビット線の交点にそれぞれ配置さ
れた記憶セルを有する記憶素子マトリクスと、アドレス
信号に応答して前記複数のワード線の一つを選択する手
段と、選択されたワード線に接続された記憶セルに対し
データの書込みおよび読み出しを実行するリード／ライ
ト手段とを備え、記憶セルに対するデータの書込みおよ
び読み出しが繰り返し実行できる記憶回路装置におい
て、前記複数のビット線にそれぞれ接続された複数の試
験用読み出し専用セルと、これら読み出し専用セルを選
択する試験用信号線と、この試験用信号線により前記複
数の試験用読み出し専用セルが選択されているときに前
記複数のワード線のすべてを非選択状態にする手段とを
設け、前記試験用読み出し専用セルの情報を前記リード
／ライト手段を介して読み出すことを特徴とする記憶回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239705A JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239705A JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62100000A JPS62100000A (ja) | 1987-05-09 |
| JPH077600B2 true JPH077600B2 (ja) | 1995-01-30 |
Family
ID=17048694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239705A Expired - Lifetime JPH077600B2 (ja) | 1985-10-25 | 1985-10-25 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077600B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914838A (ja) * | 1982-07-16 | 1984-01-25 | オリンパス光学工業株式会社 | 光源装置 |
-
1985
- 1985-10-25 JP JP60239705A patent/JPH077600B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62100000A (ja) | 1987-05-09 |
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