JPS6210010B2 - - Google Patents
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- JPS6210010B2 JPS6210010B2 JP54064258A JP6425879A JPS6210010B2 JP S6210010 B2 JPS6210010 B2 JP S6210010B2 JP 54064258 A JP54064258 A JP 54064258A JP 6425879 A JP6425879 A JP 6425879A JP S6210010 B2 JPS6210010 B2 JP S6210010B2
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- JP
- Japan
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- resist
- electron beam
- pattern
- burrs
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は電子線露光法を用いた集積回路などの
製造方法に関し、特にパターン製作時の電予線と
パターンとの位置合わせにおける電子線位置検出
方法を改良したものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing integrated circuits and the like using electron beam exposure, and in particular improves the method of detecting the position of an electron beam in aligning an electric wire and a pattern during pattern production. be.
集積回路などのパターンを、電子線を用いて露
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。 BACKGROUND ART Conventionally, a method has been used in which a pattern of an integrated circuit or the like is exposed using an electron beam. In this case, when exposure of a pattern is repeatedly performed on the same substrate, it is necessary that the mutual alignment of the electron beam and the pattern is performed accurately.
このために、従来から基板上に凹凸を位置基準
マークとして付設しておき、この位置基準マーク
を含む領域を、電子線で走査して電子線と基板の
位置関係を検出することが行なわれている。 To this end, it has been conventional practice to attach irregularities to the substrate as position reference marks, and scan the area containing the position reference marks with an electron beam to detect the positional relationship between the electron beam and the substrate. There is.
そこで、本発明者は高速で高精度な位置合わせ
法としてエツチング時の再付着物からなるバリを
もつ突起をマークとして用いることを提案してい
る。 Therefore, the present inventor has proposed the use of protrusions with burrs formed by re-deposition during etching as marks as a high-speed and highly accurate positioning method.
このことを第1図の工程断面図を参照して詳細
に説明する。 This will be explained in detail with reference to the process sectional view of FIG.
(1) 基板1上に素子パターン及びマークを形成す
べき膜2を被着し、しかる後レジスト3をスピ
ン塗布し位置基準マークと素子パターンのレジ
ストパターンを形成する。(1) A film 2 on which element patterns and marks are to be formed is deposited on a substrate 1, and then a resist 3 is spin-coated to form a resist pattern of position reference marks and element patterns.
(2) 膜2とレジスト3の膜厚を適当に選び、前記
レジストパターンをマスクとして膜2をイオン
エツチングして、位置基準マーク4のまわりに
バリ5を形成する(バリが形成されることにつ
いては第11回半導体・集積回路技術シンポジウ
ム講演論文集(1976年)38頁参照)。(2) Appropriately select the film thicknesses of the film 2 and the resist 3, and ion-etch the film 2 using the resist pattern as a mask to form a burr 5 around the position reference mark 4 (About the formation of burrs) (See Proceedings of the 11th Semiconductor/Integrated Circuit Technology Symposium (1976), p. 38).
(3) レジスト3を剥離した後、電子レジスト7を
塗布し、電子線で位置基準マーク4を含む領域
を走査し、マーク4と電子線との相対的位置を
検出することにより、素子パターン6と所望の
位置関係に電子レジスト7のパターンを形成す
る。(3) After peeling off the resist 3, apply an electronic resist 7, scan the area including the position reference mark 4 with an electron beam, and detect the relative position of the mark 4 and the electron beam to form the element pattern 6. A pattern of electronic resist 7 is formed in a desired positional relationship.
このようにすることにより高速・高精度な位置
合わせが可能である。 By doing so, high-speed and highly accurate positioning is possible.
しかしながらこの方法では第1図にみられるご
とく、素子パターン6にもバリをつくつてしま
い、このバリが素子パターンの上に被着される膜
に対して段差切れ等の悪影響を与えるという欠点
を有している。 However, as shown in FIG. 1, this method has the disadvantage that burrs are also formed on the element pattern 6, and these burrs have an adverse effect on the film deposited on the element pattern, such as by cutting off steps. are doing.
本発明に係る電子線位置検出方法は上記方法の
欠点を解決し、素子パターンにバリをつくらず、
マークにのみバリをつくり、高速、高精度の電子
線位置検出を可能にしたものである。 The electron beam position detection method according to the present invention solves the drawbacks of the above methods, does not create burrs on the element pattern,
By creating burrs only on the marks, high-speed, high-precision electron beam position detection is possible.
本発明によれば、位置基準マークを凹部に配置
することにより素子パターンに影響を与えず高
速・高精度の電子線位置検出を行うことができ
る。 According to the present invention, by arranging the position reference mark in the recess, high-speed and highly accurate electron beam position detection can be performed without affecting the element pattern.
以下、本発明に係る集積化素子の製造方法のう
ち電子線露光に関する工程を図面を用いて詳細に
説明する。 Hereinafter, steps related to electron beam exposure in the method for manufacturing an integrated device according to the present invention will be explained in detail with reference to the drawings.
第2図は本発明における電子線位置検出工程の
工程断面図である。 FIG. 2 is a cross-sectional view of the electron beam position detection step in the present invention.
(1) 基板1の位置基準マークを配置すべき場所に
凹部21を形成する。(深さをDとする)
(2) 素子パターン及びマークを形成すべき膜2を
基板1上に被着し、しかる後レジスト3をスピ
ン塗布する。基板1の凹部21はそのまま膜2
の凹部として残るが、レジスト3は製膜時にお
いては流体であるので前記凹部はほとんど残ら
ない。レジストの粘度が低ければ低いほど基板
上の凹部に対応するところと他のところでのレ
ジスト表面の凹凸の差は小さくなる。又、レジ
ストが同じ粘度であつても、凹部の幅が小さけ
れば小さいほどレジスト表面の凹凸の差は小さ
くなる。レジスト表面の凹凸が小さいというこ
とは、基板上の凹部21の上のレジスト膜厚が
他のところよりも厚いということである。(1) A recess 21 is formed on the substrate 1 at a location where a position reference mark is to be placed. (The depth is assumed to be D) (2) A film 2 on which element patterns and marks are to be formed is deposited on the substrate 1, and then a resist 3 is spin-coated. The concave portion 21 of the substrate 1 remains as it is for the film 2.
However, since the resist 3 is a fluid during film formation, almost no recesses remain. The lower the viscosity of the resist, the smaller the difference in the unevenness of the resist surface between areas corresponding to the recesses on the substrate and other areas. Furthermore, even if the resists have the same viscosity, the smaller the width of the recesses, the smaller the difference in unevenness on the resist surface. The small unevenness of the resist surface means that the resist film thickness above the recesses 21 on the substrate is thicker than at other parts.
(3) このレジスト3に凹部21のところに位置基
準マークがくるように位置決めして、位置基準
マークと素子パターンのレジストパターンを形
成する。(3) This resist 3 is positioned so that the position reference mark is located at the recess 21, and a resist pattern of the position reference mark and the element pattern is formed.
(4) 平坦部でのレジストの膜厚Hは、膜2の膜厚
とエツチング速度を考慮して、平坦部でのパタ
ーンにバリが出ないようにしておく。このよう
なレジスト膜厚で、イオンエツチングを行な
い、素子パターン6と位置基準マーク4を形成
すると、素子パターン6はレジスト膜厚が最適
値Hであるため、バリがないが、位置基準マー
クのレジスト膜厚はほぼH+Dで最適値Hより
も厚いのでバリ5をつくることができる。(4) The resist film thickness H at the flat area should be determined in consideration of the film thickness of the film 2 and the etching speed so that no burrs appear on the pattern at the flat area. When ion etching is performed with such a resist film thickness to form the element pattern 6 and the position reference mark 4, the element pattern 6 has the optimum resist film thickness H, so there is no burr, but the resist of the position reference mark is Since the film thickness is approximately H+D, which is thicker than the optimum value H, burrs 5 can be created.
(5) レジスト3を剥離した後、電子レジスト7を
塗布し、電子線で位置基準マーク4を含む領域
を走査し、マーク4と電子線との相対的位置を
検出することにより、素子パターン6と所望の
位置関係に電子レジスト7のパターンを形成す
る。(5) After peeling off the resist 3, apply an electronic resist 7, scan the area including the position reference mark 4 with an electron beam, and detect the relative position of the mark 4 and the electron beam to form the element pattern 6. A pattern of electronic resist 7 is formed in a desired positional relationship.
このようにすることにより、素子パターンにバ
リを設けることなく、高速・高精度の電子線位置
検出を行なうことができる。 By doing so, high-speed and highly accurate electron beam position detection can be performed without creating burrs on the element pattern.
次に本発明について実施例を用いて詳細に説明
する。 Next, the present invention will be explained in detail using examples.
ガーネツト上にアルミナ(Al2O3)を3300Å蒸
着する。次にレジストを塗布して、露光・現像し
て位置基準マークを配置すべき位置の近傍のみが
窓あけされたパターニングを行ない、エツチング
によりアルミナ膜に凹部を形成する。次にパーマ
ロイ(Permalloy)を3300Å蒸着する。次に
AZ1350Jレジスト(商標;米国シプレー社)を平
坦部で3300Åの厚さに塗布する。このとき、凹部
では約6600Åの厚さがある。次に素子パターンと
位置基準マークを露光し、現像してパターニング
を行なう。次にこのレジストパターンをマスクと
して、500Vの加速電圧にて15分間イオンエツチ
ングを行なう。レジストを剥離することにより、
バリのついていないきれいなパーマロイの素子パ
ターンと、バリのついたパーマロイの位置基準マ
ークが形成される。次に電子レジストPMMA
(ポリメタクリル酸メチル)を6000Åの厚さに塗
布し、位置基準マークを含む領域を電子線で走査
し、マークと電子線との相対的位置を求め、既存
のパターンとの位置合わせを行なつた。これは高
速で高精度な位置合わせであつた。又、この後の
積層工程においても、素子パターンの端部にバリ
がないため、段差切れが発生するというトラブル
はなく、良好な素子が得られる。 Alumina (Al 2 O 3 ) is deposited to a thickness of 3300 Å on the garnet. Next, a resist is applied, exposed and developed to form a pattern with windows opened only in the vicinity of the positions where position reference marks are to be placed, and recesses are formed in the alumina film by etching. Next, 3300 Å of Permalloy is deposited. next
AZ1350J resist (trademark; Shipley, USA) is applied to a thickness of 3300 Å on the flat area. At this time, the thickness of the recess is approximately 6600 Å. Next, the element pattern and position reference mark are exposed and developed to perform patterning. Next, using this resist pattern as a mask, ion etching is performed for 15 minutes at an acceleration voltage of 500V. By peeling off the resist,
A clean permalloy element pattern with no burrs and a permalloy position reference mark with burrs are formed. Then electronic resist PMMA
(Polymethyl methacrylate) is applied to a thickness of 6000 Å, the area including the position reference mark is scanned with an electron beam, the relative position of the mark and the electron beam is determined, and alignment with the existing pattern is performed. Ta. This was high-speed and highly accurate positioning. Also, in the subsequent lamination process, since there are no burrs at the edges of the device pattern, there is no problem of step breakage, and a good device can be obtained.
上記実施例では、基板の凹部を形成するのにエ
ツチング法を用いたが、リフトオフ法を用いても
同様である。 In the above embodiment, the etching method was used to form the concave portion of the substrate, but the same effect can be obtained by using the lift-off method.
以上説明したように、本発明によれば、マーク
形成後の工程に悪影響を及ぼす素子パターン端部
のバリを除去でき、マークにのみバリをつけるこ
とが可能となり、バリがついたマークを用いるこ
とにより、高速・高精度の位置合せを行なうこと
ができる。 As explained above, according to the present invention, it is possible to remove the burrs at the end of the element pattern that adversely affect the process after mark formation, and it is possible to apply burrs only to the marks, making it possible to use marks with burrs. This makes it possible to perform high-speed and highly accurate positioning.
第1図はバリを有する突起を用いる電子線位置
検出方法を説明するための工程断面図で、1は基
板上に膜とレジストパターンを形成した状態、2
はイオンエツチングを行つた状態、3はレジスト
を塗布した状態を示している。第2図は本発明に
おける電子線位置検出工程を説明するための工程
断面図で、1は基板に凹部を形成した状態、2は
膜及びレジスト膜を形成した状態、3はレジスト
パターンを形成した状態、4はイオンエツチング
を行つた状態、5はレジストを塗布した状態を示
している。
FIG. 1 is a process cross-sectional view for explaining an electron beam position detection method using a protrusion with burrs, in which 1 shows a state in which a film and a resist pattern are formed on a substrate, 2
3 shows a state where ion etching has been performed, and 3 shows a state where a resist has been applied. FIG. 2 is a process cross-sectional view for explaining the electron beam position detection process in the present invention, 1 is a state in which a recess is formed on the substrate, 2 is a state in which a film and a resist film are formed, and 3 is a state in which a resist pattern is formed. 4 shows a state in which ion etching was performed, and 5 shows a state in which a resist was applied.
Claims (1)
置決めマークとする電子線露光工程を含む集積化
素子の製造工程において、前記位置決めマークは
エツチング時の再付着物からなるバリを有する突
起であり、かつ該突起は基板の凹部に配置される
ことを特徴とする集積化素子の製造方法。1. In an integrated device manufacturing process that includes an electron beam exposure process in which unevenness provided on the surface of the object to be processed is used as an electron beam positioning mark, the positioning mark is a protrusion having burrs made of redeposited matter during etching. , and the protrusion is arranged in a recessed part of the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6425879A JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6425879A JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156328A JPS55156328A (en) | 1980-12-05 |
| JPS6210010B2 true JPS6210010B2 (en) | 1987-03-04 |
Family
ID=13252974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6425879A Granted JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156328A (en) |
-
1979
- 1979-05-24 JP JP6425879A patent/JPS55156328A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156328A (en) | 1980-12-05 |
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