JPS6210010B2 - - Google Patents
Info
- Publication number
- JPS6210010B2 JPS6210010B2 JP54064258A JP6425879A JPS6210010B2 JP S6210010 B2 JPS6210010 B2 JP S6210010B2 JP 54064258 A JP54064258 A JP 54064258A JP 6425879 A JP6425879 A JP 6425879A JP S6210010 B2 JPS6210010 B2 JP S6210010B2
- Authority
- JP
- Japan
- Prior art keywords
- resist
- electron beam
- pattern
- burrs
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は電子線露光法を用いた集積回路などの
製造方法に関し、特にパターン製作時の電予線と
パターンとの位置合わせにおける電子線位置検出
方法を改良したものである。
製造方法に関し、特にパターン製作時の電予線と
パターンとの位置合わせにおける電子線位置検出
方法を改良したものである。
集積回路などのパターンを、電子線を用いて露
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。
このために、従来から基板上に凹凸を位置基準
マークとして付設しておき、この位置基準マーク
を含む領域を、電子線で走査して電子線と基板の
位置関係を検出することが行なわれている。
マークとして付設しておき、この位置基準マーク
を含む領域を、電子線で走査して電子線と基板の
位置関係を検出することが行なわれている。
そこで、本発明者は高速で高精度な位置合わせ
法としてエツチング時の再付着物からなるバリを
もつ突起をマークとして用いることを提案してい
る。
法としてエツチング時の再付着物からなるバリを
もつ突起をマークとして用いることを提案してい
る。
このことを第１図の工程断面図を参照して詳細
に説明する。
に説明する。
(1) 基板１上に素子パターン及びマークを形成す
べき膜２を被着し、しかる後レジスト３をスピ
ン塗布し位置基準マークと素子パターンのレジ
ストパターンを形成する。
べき膜２を被着し、しかる後レジスト３をスピ
ン塗布し位置基準マークと素子パターンのレジ
ストパターンを形成する。
(2) 膜２とレジスト３の膜厚を適当に選び、前記
レジストパターンをマスクとして膜２をイオン
エツチングして、位置基準マーク４のまわりに
バリ５を形成する（バリが形成されることにつ
いては第11回半導体・集積回路技術シンポジウ
ム講演論文集（1976年）38頁参照）。
レジストパターンをマスクとして膜２をイオン
エツチングして、位置基準マーク４のまわりに
バリ５を形成する（バリが形成されることにつ
いては第11回半導体・集積回路技術シンポジウ
ム講演論文集（1976年）38頁参照）。
(3) レジスト３を剥離した後、電子レジスト７を
塗布し、電子線で位置基準マーク４を含む領域
を走査し、マーク４と電子線との相対的位置を
検出することにより、素子パターン６と所望の
位置関係に電子レジスト７のパターンを形成す
る。
塗布し、電子線で位置基準マーク４を含む領域
を走査し、マーク４と電子線との相対的位置を
検出することにより、素子パターン６と所望の
位置関係に電子レジスト７のパターンを形成す
る。
このようにすることにより高速・高精度な位置
合わせが可能である。
合わせが可能である。
しかしながらこの方法では第１図にみられるご
とく、素子パターン６にもバリをつくつてしま
い、このバリが素子パターンの上に被着される膜
に対して段差切れ等の悪影響を与えるという欠点
を有している。
とく、素子パターン６にもバリをつくつてしま
い、このバリが素子パターンの上に被着される膜
に対して段差切れ等の悪影響を与えるという欠点
を有している。
本発明に係る電子線位置検出方法は上記方法の
欠点を解決し、素子パターンにバリをつくらず、
マークにのみバリをつくり、高速、高精度の電子
線位置検出を可能にしたものである。
欠点を解決し、素子パターンにバリをつくらず、
マークにのみバリをつくり、高速、高精度の電子
線位置検出を可能にしたものである。
本発明によれば、位置基準マークを凹部に配置
することにより素子パターンに影響を与えず高
速・高精度の電子線位置検出を行うことができ
る。
することにより素子パターンに影響を与えず高
速・高精度の電子線位置検出を行うことができ
る。
以下、本発明に係る集積化素子の製造方法のう
ち電子線露光に関する工程を図面を用いて詳細に
説明する。
ち電子線露光に関する工程を図面を用いて詳細に
説明する。
第２図は本発明における電子線位置検出工程の
工程断面図である。
工程断面図である。
(1) 基板１の位置基準マークを配置すべき場所に
凹部２１を形成する。（深さをＤとする） (2) 素子パターン及びマークを形成すべき膜２を
基板１上に被着し、しかる後レジスト３をスピ
ン塗布する。基板１の凹部２１はそのまま膜２
の凹部として残るが、レジスト３は製膜時にお
いては流体であるので前記凹部はほとんど残ら
ない。レジストの粘度が低ければ低いほど基板
上の凹部に対応するところと他のところでのレ
ジスト表面の凹凸の差は小さくなる。又、レジ
ストが同じ粘度であつても、凹部の幅が小さけ
れば小さいほどレジスト表面の凹凸の差は小さ
くなる。レジスト表面の凹凸が小さいというこ
とは、基板上の凹部２１の上のレジスト膜厚が
他のところよりも厚いということである。
凹部２１を形成する。（深さをＤとする） (2) 素子パターン及びマークを形成すべき膜２を
基板１上に被着し、しかる後レジスト３をスピ
ン塗布する。基板１の凹部２１はそのまま膜２
の凹部として残るが、レジスト３は製膜時にお
いては流体であるので前記凹部はほとんど残ら
ない。レジストの粘度が低ければ低いほど基板
上の凹部に対応するところと他のところでのレ
ジスト表面の凹凸の差は小さくなる。又、レジ
ストが同じ粘度であつても、凹部の幅が小さけ
れば小さいほどレジスト表面の凹凸の差は小さ
くなる。レジスト表面の凹凸が小さいというこ
とは、基板上の凹部２１の上のレジスト膜厚が
他のところよりも厚いということである。
(3) このレジスト３に凹部２１のところに位置基
準マークがくるように位置決めして、位置基準
マークと素子パターンのレジストパターンを形
成する。
準マークがくるように位置決めして、位置基準
マークと素子パターンのレジストパターンを形
成する。
(4) 平坦部でのレジストの膜厚Ｈは、膜２の膜厚
とエツチング速度を考慮して、平坦部でのパタ
ーンにバリが出ないようにしておく。このよう
なレジスト膜厚で、イオンエツチングを行な
い、素子パターン６と位置基準マーク４を形成
すると、素子パターン６はレジスト膜厚が最適
値Ｈであるため、バリがないが、位置基準マー
クのレジスト膜厚はほぼＨ＋Ｄで最適値Ｈより
も厚いのでバリ５をつくることができる。
とエツチング速度を考慮して、平坦部でのパタ
ーンにバリが出ないようにしておく。このよう
なレジスト膜厚で、イオンエツチングを行な
い、素子パターン６と位置基準マーク４を形成
すると、素子パターン６はレジスト膜厚が最適
値Ｈであるため、バリがないが、位置基準マー
クのレジスト膜厚はほぼＨ＋Ｄで最適値Ｈより
も厚いのでバリ５をつくることができる。
(5) レジスト３を剥離した後、電子レジスト７を
塗布し、電子線で位置基準マーク４を含む領域
を走査し、マーク４と電子線との相対的位置を
検出することにより、素子パターン６と所望の
位置関係に電子レジスト７のパターンを形成す
る。
塗布し、電子線で位置基準マーク４を含む領域
を走査し、マーク４と電子線との相対的位置を
検出することにより、素子パターン６と所望の
位置関係に電子レジスト７のパターンを形成す
る。
このようにすることにより、素子パターンにバ
リを設けることなく、高速・高精度の電子線位置
検出を行なうことができる。
リを設けることなく、高速・高精度の電子線位置
検出を行なうことができる。
次に本発明について実施例を用いて詳細に説明
する。
する。
ガーネツト上にアルミナ（Al2O3）を3300Å蒸
着する。次にレジストを塗布して、露光・現像し
て位置基準マークを配置すべき位置の近傍のみが
窓あけされたパターニングを行ない、エツチング
によりアルミナ膜に凹部を形成する。次にパーマ
ロイ（Permalloy）を3300Å蒸着する。次に
AZ1350Jレジスト（商標；米国シプレー社）を平
坦部で3300Åの厚さに塗布する。このとき、凹部
では約6600Åの厚さがある。次に素子パターンと
位置基準マークを露光し、現像してパターニング
を行なう。次にこのレジストパターンをマスクと
して、500Vの加速電圧にて15分間イオンエツチ
ングを行なう。レジストを剥離することにより、
バリのついていないきれいなパーマロイの素子パ
ターンと、バリのついたパーマロイの位置基準マ
ークが形成される。次に電子レジストPMMA
（ポリメタクリル酸メチル）を6000Åの厚さに塗
布し、位置基準マークを含む領域を電子線で走査
し、マークと電子線との相対的位置を求め、既存
のパターンとの位置合わせを行なつた。これは高
速で高精度な位置合わせであつた。又、この後の
積層工程においても、素子パターンの端部にバリ
がないため、段差切れが発生するというトラブル
はなく、良好な素子が得られる。
着する。次にレジストを塗布して、露光・現像し
て位置基準マークを配置すべき位置の近傍のみが
窓あけされたパターニングを行ない、エツチング
によりアルミナ膜に凹部を形成する。次にパーマ
ロイ（Permalloy）を3300Å蒸着する。次に
AZ1350Jレジスト（商標；米国シプレー社）を平
坦部で3300Åの厚さに塗布する。このとき、凹部
では約6600Åの厚さがある。次に素子パターンと
位置基準マークを露光し、現像してパターニング
を行なう。次にこのレジストパターンをマスクと
して、500Vの加速電圧にて15分間イオンエツチ
ングを行なう。レジストを剥離することにより、
バリのついていないきれいなパーマロイの素子パ
ターンと、バリのついたパーマロイの位置基準マ
ークが形成される。次に電子レジストPMMA
（ポリメタクリル酸メチル）を6000Åの厚さに塗
布し、位置基準マークを含む領域を電子線で走査
し、マークと電子線との相対的位置を求め、既存
のパターンとの位置合わせを行なつた。これは高
速で高精度な位置合わせであつた。又、この後の
積層工程においても、素子パターンの端部にバリ
がないため、段差切れが発生するというトラブル
はなく、良好な素子が得られる。
上記実施例では、基板の凹部を形成するのにエ
ツチング法を用いたが、リフトオフ法を用いても
同様である。
ツチング法を用いたが、リフトオフ法を用いても
同様である。
以上説明したように、本発明によれば、マーク
形成後の工程に悪影響を及ぼす素子パターン端部
のバリを除去でき、マークにのみバリをつけるこ
とが可能となり、バリがついたマークを用いるこ
とにより、高速・高精度の位置合せを行なうこと
ができる。
形成後の工程に悪影響を及ぼす素子パターン端部
のバリを除去でき、マークにのみバリをつけるこ
とが可能となり、バリがついたマークを用いるこ
とにより、高速・高精度の位置合せを行なうこと
ができる。
第１図はバリを有する突起を用いる電子線位置
検出方法を説明するための工程断面図で、１は基
板上に膜とレジストパターンを形成した状態、２
はイオンエツチングを行つた状態、３はレジスト
を塗布した状態を示している。第２図は本発明に
おける電子線位置検出工程を説明するための工程
断面図で、１は基板に凹部を形成した状態、２は
膜及びレジスト膜を形成した状態、３はレジスト
パターンを形成した状態、４はイオンエツチング
を行つた状態、５はレジストを塗布した状態を示
している。
検出方法を説明するための工程断面図で、１は基
板上に膜とレジストパターンを形成した状態、２
はイオンエツチングを行つた状態、３はレジスト
を塗布した状態を示している。第２図は本発明に
おける電子線位置検出工程を説明するための工程
断面図で、１は基板に凹部を形成した状態、２は
膜及びレジスト膜を形成した状態、３はレジスト
パターンを形成した状態、４はイオンエツチング
を行つた状態、５はレジストを塗布した状態を示
している。
Claims (1)
- １ 被処理体表面に設けられた凹凸を電子線の位
置決めマークとする電子線露光工程を含む集積化
素子の製造工程において、前記位置決めマークは
エツチング時の再付着物からなるバリを有する突
起であり、かつ該突起は基板の凹部に配置される
ことを特徴とする集積化素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6425879A JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6425879A JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156328A JPS55156328A (en) | 1980-12-05 |
| JPS6210010B2 true JPS6210010B2 (ja) | 1987-03-04 |
Family
ID=13252974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6425879A Granted JPS55156328A (en) | 1979-05-24 | 1979-05-24 | Manufacture for integrated element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156328A (ja) |
-
1979
- 1979-05-24 JP JP6425879A patent/JPS55156328A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156328A (en) | 1980-12-05 |
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