JPS62100551U - - Google Patents
Info
- Publication number
- JPS62100551U JPS62100551U JP19018485U JP19018485U JPS62100551U JP S62100551 U JPS62100551 U JP S62100551U JP 19018485 U JP19018485 U JP 19018485U JP 19018485 U JP19018485 U JP 19018485U JP S62100551 U JPS62100551 U JP S62100551U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- output
- command
- gate
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
Description
第１図は本考案の一実施例を示す回路図、第２
図は第１図のタイムチヤート、第３図及び第５図
は従来のマスター制御回路図、第４図及び第６図
は夫々第３図、第５図のタイムチヤートである。 １，１Ａ……調停回路、２，２Ａ，２Ｂ……コ
マンドコントロール回路、３，３Ａ……ゲート回
路、４……２ポート・メモリ、５……オアゲート
。
図は第１図のタイムチヤート、第３図及び第５図
は従来のマスター制御回路図、第４図及び第６図
は夫々第３図、第５図のタイムチヤートである。 １，１Ａ……調停回路、２，２Ａ，２Ｂ……コ
マンドコントロール回路、３，３Ａ……ゲート回
路、４……２ポート・メモリ、５……オアゲート
。
Claims (1)
- ２つのプロセツサからのアクセス要求信号をセ
ツト、リセツト入力としセツト、リセツト出力を
遅延回路を介してリセツトゲート入力、セツトゲ
ート入力とするフリツプフロツプ構成の調停回路
と、この調停回路のセツト出力及びリセツト出力
の論理和信号でコマンドコントロールを開始する
１つのコマンドロール回路と、このコマンドコン
トロール回路の出力及び前記調停回路のセツト出
力、リセツト出力で２つのプロセツサからのコマ
ンド信号を選択して２ポート・メモリに与えるゲ
ート回路とを備えたことを特徴とする２ポート・
メモリのマスター制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19018485U JPS62100551U (ja) | 1985-12-10 | 1985-12-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19018485U JPS62100551U (ja) | 1985-12-10 | 1985-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100551U true JPS62100551U (ja) | 1987-06-26 |
Family
ID=31143170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19018485U Pending JPS62100551U (ja) | 1985-12-10 | 1985-12-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100551U (ja) |
-
1985
- 1985-12-10 JP JP19018485U patent/JPS62100551U/ja active Pending